解决方案是对组成RF采样ADC的硅芯片进行更优化设计。得益于硅芯片工艺的进步（感谢摩尔定律），定制型数字处理模块中的RF采样ADC在功耗和尺寸方面的效率相比现有FPGA要更高。使用这些数字信号处理模块还能获得更低的数据速率，从而可以使用成本更低的FPGA。这对于运营商来说是双赢的局面，因为他们可以使用这些GSPS ADC以高频率进行采样、使用内部数字下变频器(DDC)以所需速度处理数据，并以能实现的（低）数据速率将其发送至更为廉价的FPGA（或者现有的ASIC产品）进行进一步的基带处理。

 

使用带有DDC的RF采样ADC的另一个优势是，这样可以通过更灵活、更紧凑、性价比更高的方式实现双频段无线电系统。双频段无线电系统的应用已有多年历史。基站系统设计人员以前通过使用两个独立的无线电路径（每频段一个）来实现双频段无线电系统。本文讨论一种利用多频段无线电接收机——使用RF采样ADC，比 如AD9680——对两个独立而使用广泛的频段进行数字化和处理。本文第一部分解释了功能框图级别的实现，并讨论了双频段无线电系统中使用GSPS ADC的优势。本文第二部分将讨论TDD LTE频段34和39（亦分别称为频段A和频段F）的实现和数据分析，并通过数据分析来揭示显示器性能。

 

传统双频段无线电接收机

 

为了迎合客户对于双频段无线电的需求，同时满足总系统级性能要求，基站设计人员拿出了他们的看家本领：复制两次无线电设计，然后每频段调谐一个设计。这意味着针对客户的选择，设计人员必须将两个独立的无线电硬件设计调谐至两个频段。

 

例如，如果需要构建能支持TDD LTE频段34（频段A：2010 MHz至2025 MHz）以及频段39（频段F：1880 MHz至1920 MHz）1的无线电接收机，则设计人员就会打包两个无线电接收机设计。TDD LTE频段的频率规划如图1所示。

 

图1. TDD LTE频段34和39的频率规划。

 

设计双频段无线电接收机以支持这些频段的传统方法是部署两个独立的接收机链路，每频段一个。下文图2显示了双频段无线电接收机的框图。²

 

图2. 双频段无线电接收机设计的传统方法。

 

图2显示了双频段无线电的传统实现。该方案的实现成本较高，因为它实际上是一个系统中的两个无线电接收机。每一个处理元件都是重复的，以便支持对应频段。FPGA资源也是如此。每一个处理元件都是重复的，以便支持对应频段，这导致FPGA资源重复，增加系统成本和复杂性，导致功耗上升。就FPGA接口来说，FPGA资源也将是两倍，以支持两个ADC数据流。图3显示了FPGA I/O资源要求或双频段无线电接收机系统设计的框图。该图同时显示了LVDS和JESD204B ADC接口。LVDS数据速率较低，但FPGA需要更高的I/O数。JESD204B接口需要较少的FPGA I/O资源，但通道速率可能更高，因此FPGA也许更为昂贵。

 

图3. 传统双频段无线电接收机的FPGA接口要求。

 

使用RF采样(GSPS) ADC的双频段无线电接收机

 

RF采样或GSPS ADC能够提供系统设计灵活性。利用深亚微米工艺技术，GSPS ADC可以集成数字处理模块，且相比FPGA以低得多的功耗进行特定速度下的数据操作。RF采样ADC的核心是一个高带宽模拟采样内核，以GHz速度进行采样。模拟内核之后是各种各样的数字信号处理元件。这些数字下变频器可以用来提取相应频段。针对双频段接收机设置的RF采样ADC内部框图如图4所示。DDC除了处理信号，还可降低JESD204B通道数据的通道速率。

 

图4. 显示内部DDC的RF采样ADC框图。

 

加入数字信号处理模块后，GSPS ADC便可以独立方便地提供两个处理频段。这对于运营商来说是双赢的局面，因为他们可以使用这些RF采样ADC以高频率进行采样、使用内部数字下变频器(DDC)以所需速度处理数据，并以能实现的（低）数据速率将其发送至更为廉价的FPGA（或者现有的ASIC产品）进行进一步的基带处理。这些ADC提供高带宽前端，让系统设计人员能够捕捉宽频率范围（比如两个无线电频段）并对其数字化，以便进行信号处理。下文图5显示了一个双频段接收机系统，使用RF采样ADC和内部DDC来提取频段。显然，与图2中的方案进行对照后发现，使用RF采样ADC的双频段接收机在实现上要简单得多。在本方案中，RF向下混频至高中频，其宽度为几百MHz，而不是传统双频段应用的几十MHz宽度。BPF和VGA级为可选，取决于所需的系统性能等级。

 

图5. 使用RF采样ADC和内部DDC来提取频段的双频段无线电接收机。

 

在双频段无线电系统中使用RF采样ADC的部分优势如下所述：

 

更简单的前端设计

 

使用RF采样ADC的双频段无线电系统设计大幅简化了前端网络。对于刚接触的用户来说，只需进行一次前端设计，而不是两次（每频段一次）。这样可以大幅降低系统板的物料清单。接下来是AAF（抗混叠滤波器）要求，它是用于两个中频转换器的带通滤波器(BPF)——相比用于GSPS ADC的低通滤波器(LPF)而言。这是因为GSPS ADC对输入信号进行过采样。^{3, 4}数据过采样后，数字下变频器就能进行抽取和滤波。如果频率规划使二次和三次谐波落在频段外，那么就可放宽AAF要求。

 

更低的系统功耗，更小的尺寸

 

RF采样只需一个前端（如图5所示），而不是两个LNA、两个混频器和两个IF ADC（如图2所示）。从系统级功耗角度来看，这样可以大幅降低功耗。较低的系统功耗以及更简单的前端设计缩小了系统的尺寸。

更高的FPGA利用率

 

使用RF采样ADC来实现双频段无线电系统时，通过DDC来提取各频段。由于DDC抽取数据，因而降低了输出采样速率。这使JESD204B接口的配置非常灵活。例如，某个双通道ADC以1GSPS速率采样，并且工作在全带宽模式，则四个通道的线路速率计算值为每通道10Gbps。ADI公司的JESD204B转换器线路速率可以计算如下：

 

 

其中

 

M = 转换器数（本例中为2）

 

N'''' = 每个样本的转换器位数（本例中为16）

 

10/8 = 8B10B 开销

 

F_OUT = 输出采样速率; 本例中, Decimation_Ratio = 1 针对全带宽)

 

L = 通道数（本例中为4）

 

举例而言，如果同样的双通道ADC使用总共4个DDC的8抽取配置，则ADC可支持很多配置，具体取决于通道数。输出采样速率变为125 MSPS (1 GSPS ÷ 8)。各种配置如表1所示：

 

表1

 

这些灵活的配置为系统设计人员提供了以下选择自由：使用具有较高通道速率但更佳I/O通道密度使用率的昂贵FPGA，或者使用存在线路速率限制的现有FPGA/ASIC。

 

结论

 

GSPS ADC深亚微米硅工艺的出现迎来了无线电架构讨论与设计的新纪元。GSPS ADC具有高带宽采样内核以及数字下变频器选项，提供重新思考和重新定义无线电架构的灵活思路，从而满足消费者不断增长的需要。这些GSPS ADC具有更低的功耗和更小的尺寸，可降低这些无线电产品的拥有成本。集成JESD204B接口的当代ADC具有灵活的输出选项，它们并不妨碍系统设计人员使用昂贵的高线路速率FPGA或数字逻辑。

 

本文第二部分将讨论TDD LTE频段34和39相关的使用场景，并分析它在采用AD9680的多频段无线电接收机中的应用。⁵

 

 

参考电路

 

¹ E-UTRA频段.

 

² Walt Kester. 数据转换手册 。ADI公司，2005年。

 

³ Umesh Jayamohan. "祖父时代的ADC已成往事：RF采样ADC给系统设计带来诸多好处。"ADI公司，2015年。

 

⁴ 过采样。.

 

⁵ AD9680. ADI 公司。

 

 

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