【导读】在芯片技术飞速发展的当下，芯片设计呈现出规模急剧扩张、复杂度不断攀升的态势。特别是针对人工智能（AI）和高性能计算（HPC）这类对算力要求极高的负载场景，把所有功能一股脑儿集成在单一平面裸片上，已然成为一项极具挑战甚至难以实现的任务。然而，要精准判断何时该切换到多裸片（Die）封装方案，却并非能轻松做出的决定。
在芯片技术飞速发展的当下，芯片设计呈现出规模急剧扩张、复杂度不断攀升的态势。特别是针对人工智能（AI）和高性能计算（HPC）这类对算力要求极高的负载场景，把所有功能一股脑儿集成在单一平面裸片上，已然成为一项极具挑战甚至难以实现的任务。然而，要精准判断何时该切换到多裸片（Die）封装方案，却并非能轻松做出的决定。
多裸片技术的优势已有详实的行业论证。该技术允许设计人员将不同功能拆分至独立裸片，有助于提升生产良率；同时可针对部分功能模块采用成熟且低成本的工艺节点，在降低成本的同时提高产品可靠性。随着相关技术标准的普及和设计工具的迭代优化，多裸片方案的落地难度已有所降低。此外，面对日益增长的性能需求，以及先进工艺节点流片一次成功率下降的行业现状，企业为保持竞争力、更高效地平衡功耗、成本与可靠性，纷纷开始采用多裸片技术方案。
推动多裸片封装发展的两大核心驱动力，源自芯片设计到制造流程的两端。“第一大驱动力是功能解耦，”西门子EDA（Siemens EDA）中央工程解决方案总监Pratyush Kamal表示，“裸片的尺寸正变得越来越大，尤其是在先进工艺节点中，其面积已逼近光刻机的掩膜版尺寸极限——而晶圆制造工艺恰恰受限于掩膜版的规格。我们正致力于研究Cerebras公司如何通过创新技术实现跨掩膜版边界的芯片设计。目前，行业内也在借助晶圆级封装技术达成类似目标，具体包括采用背面重布线层（RDL）等工艺。但对于单片集成设计而言，掩膜版尺寸始终是一道难以突破的瓶颈。第二大驱动力则是系统集成。这其中涉及嵌入式稳压器的应用，我们正将更多元器件集成到封装内部。从根本上来说，缩小电子设计的占位面积，就能有效降低功耗、提升性能。正是这两大因素，共同推动了先进封装技术的落地应用。”
然而，在种类繁多的多裸片技术路线中，哪一种方案最优，始终是一个没有标准答案的难题。“设计人员可以选择采用通用封装方案，通过UCIe或其他裸片间互联技术，实现两颗裸片的并排集成；也可以选择成本更高的先进封装方案，在裸片之间嵌入硅中介层；甚至还能采用2.5D/3D堆叠技术，实现裸片的垂直堆叠。不同技术路线的适用门槛存在差异。”楷登电子（Cadence）产品营销总监Mayank Bhatnagar解释道，“从性能角度来看，如果一款芯片的所有功能能够在最先进的工艺节点上实现单片集成，那么它无疑能达到最优性能。但这一结论的成立需要满足诸多前提条件，而这些条件在多数实际场景中往往难以全部达成。这也是为什么高性能计算芯片会率先采用先进封装技术的原因。理论上，单片集成设计的性能表现十分可观，但面对当前的AI与HPC负载，能否实现单片集成本身就是一个巨大的未知数。即便可以实现单片集成，过大的裸片面积也会导致良率大幅下降。因此，企业选择多裸片方案的考量标准，有时并非某一设计的性能表现，而是能否以经济可行的方式实现足够大的芯片规模。”
在多数场景下，促使设计人员选择功能解耦的核心动因，是需要在超过单一裸片面积的空间内集成更多计算资源，但这一决策还需综合考量其他因素。“设计人员可能希望复用芯粒（Chiplet）中的部分知识产权（IP）核，因为这部分设计的功能通常较为稳定，无需频繁迭代。”新思科技（Synopsys）产品管理高级总监Amlendu Shekhar Choubey表示，“此外，设计人员还可能需要采用异构集成技术，针对不同功能模块匹配最适合的工艺节点。这些因素都会在决策过程中起到关键作用。我们提供的设计流程，能够让系统架构师在完成寄存器传输级（RTL）代码或网表设计之前，就对这些因素进行权衡并做出决策。一旦明确了系统的功能需求与设计概念，架构师便可借助我们的工具流程，结合目标技术方案的相关信息开展前期设计探索。例如，基于初步的功能划分，判断多裸片架构是否适用；若适用，应如何进行架构设计与功能拆分，需要权衡哪些因素；是选择垂直堆叠、水平集成，还是针对不同裸片采用混合集成方案。在启动RTL代码或网表设计之前，就能对功耗、性能与面积（PPA）的各项指标进行全面评估，这为架构师提供了强有力的支撑，助力其在前端设计启动前做出最优决策。”
在这一阶段，设计团队需要敲定多项顶层设计决策。“项目启动前，我们会以功耗、性能与面积（PPA）指标为核心，制定架构层面的技术规格，这也是多裸片方案决策的关键阶段，”新思科技硬件工程经理Esha Dubey表示，“随后，团队还需评估成本、功耗以及所需的热仿真方案——这些均是芯片架构师需要决策的内容。若采用2D、2.5D或多裸片3D堆叠设计，则需要先完成相应的布局规划。接下来，需开展裸片间互联的合规性检查；同时，由于我们也提供各类IP核，设计团队还需确定IP核之间的互联方案。”
图1 多裸片架构设计流程
图表：模块级架构设计流程，包含自动划分、形状优化、可行性分析及最终架构确定等环节。来源：新思科技（Synopsys）
从单片集成转向多裸片方案的决策，取决于从架构设计到制造成本的诸多因素。这一转型兼具技术属性与战略属性，会对芯片的设计和制造全流程产生影响。为深入理解这一转型趋势，有必要探究这些因素之间的相互作用，以及它们对芯片产业发展方向的影响。
“我们需要先了解芯粒生态系统的形成逻辑。”是德科技EDA（Keysight EDA）EDA产品集成经理Stephen Slater表示，“过去，单一裸片的尺寸不断增大，在晶圆上占据的面积越来越多，这导致了一系列制造问题，例如晶圆上出现局部区域参数超标。一旦出现此类问题，整个裸片都将报废，最终导致良率极低。通过将芯片功能拆分为更小的模块，单枚晶圆可产出的裸片数量会显著增加，从而有效提升生产良率。FPGA厂商、CPU厂商以及NVIDIA等行业领军企业，率先通过多芯片互联技术实现了计算功能的扩展，达成了单一晶圆工艺升级无法企及的性能目标。随着越来越多的复杂功能被转移至封装环节，业界开始更加关注如何规避潜在的性能瓶颈。例如，在实现芯片间高速信号传输时，信号互联会不可避免地带来一定的延迟，同时存在串扰风险。目前，芯粒生态系统中的多数企业都会采用UCIe等数字标准来实现高速互联。UCIe标准同时支持通用封装和先进封装：在通用封装方案中，通常采用传统的有机封装基板，信号通过基板实现芯片间传输；而在先进封装方案中，则会引入硅基互联结构——这种硅基互联本身就是一枚集成电路，需要与互联的芯粒进行协同封装。后者作为一种高密度互联方案，能够支持超高数据传输速率，同时实现最大化的互联密度。”
这就要求工程团队投入更多精力开展信号完整性（SI）和电源完整性（PI）分析。“这是我们重点关注的领域，我们发现客户正投入大量研发周期用于这类互联链路的设计与优化，”Slater补充道，“设计人员需要特别关注版图布局，尤其是硅中介层的布局——由于中介层没有用于回流电流的实心接地平面（通常采用网格状接地平面），其布局设计的难度更高。此外，芯粒系统中一个日益凸显的问题是：如何通过低阻抗、低电阻的路径，为芯片各模块精准供电。我们还发现，采用先进封装技术的应用场景，往往是大电流、低电压的工作场景，这为电源垂直传输设计带来了巨大挑战。”
多裸片封装方案需要投入更多的研发工作量和时间成本，且根据技术路线和目标负载的不同，其初期实施成本可能会显著高于单片集成方案。“只有在‘非用不可’的情况下，企业才会选择多裸片方案，”Bhatnagar指出，“多裸片设计意味着需要多次流片，因此掩膜版和封装的整体成本会大幅上升。”
多裸片方案的成本控制，在一定程度上取决于工程团队对该类架构的技术驾驭能力。“综合考量性能、功耗、面积和成本等因素，若芯片功能可实现单片集成，其性能无疑是最优的，”Bhatnagar表示，“一旦采用裸片间互联，就必然会产生性能瓶颈，因为数据传输需要经过互联链路——这也是功能划分至关重要的原因。设计人员需要通过合理的功能划分，将裸片间的数据传输量降至最低。”
多裸片设计中的功耗问题同样备受关注。“裸片间的数据传输会产生额外的功耗开销，但另一方面，如果部分功能模块可以沿用成熟工艺节点，而非采用漏电率更高的先进工艺，就能实现功耗的节约，”Bhatnagar解释道，“当芯片被拆分为多裸片后，原本芯片内部的标准单元互联，就转变为通过封装实现的裸片间互联。因此，单次大规模数据传输的功耗，会远高于单片集成芯片内部的数据传输功耗。这是所有客户都希望大幅改善的痛点；而作为UCIe和裸片间互联IP核供应商，降低互联功耗也是我们的首要目标——因为客户在决定采用多裸片方案的那一刻，就会直面这一问题。”
多裸片封装的经济性考量
从平面系统级芯片（SoC）转向多裸片封装的决策，经济性是核心考量因素之一。
“如果将整个SoC芯片迁移至2nm等先进工艺节点，晶圆成本——即单片裸片的成本会非常高昂。此外，若芯片设计规模较大，良率会偏低。高晶圆成本叠加低良率，最终会导致单颗芯片的成本居高不下，”Bhatnagar解释道，“以GPU或高性能计算核心的迁移为例，采用多裸片方案后，设计人员只需将这部分核心模块迁移至先进工艺节点，其余功能模块则可继续沿用成熟工艺。这种情况下，不仅晶圆成本和单颗芯片成本会降低，设计成本也能得到有效控制。例如，射频（RF）接口模块从多裸片方案中获益有限，设计人员完全可以保留其成熟工艺方案——这部分模块经过充分验证，性能稳定可靠，不仅能降低设计成本，还能提升产品的整体可靠性，无需将所有模拟电路模块重新设计并迁移至新工艺节点。”
过去几年间，封装成本也在持续下降。随着新厂商入局，先进封装技术的可及性显著提升，设计人员也在积极利用这一利好条件。
多裸片方案的关键考量因素
芯片架构师通常是决定是否采用功能解耦方案的核心角色。他们会根据产品需求定义芯片功能，例如，超大规模数据中心可能会要求芯片支持112、224或448 Gbps的传输吞吐量。
“基于这些需求，架构师会从IP核产品组合中筛选合适的方案，判断其是否支持多裸片架构。”新思科技SoC工程高级总监Shawn Nikoukary表示，“接下来需要重点考量功耗指标——尤其是在数据中心应用中，功耗是最重要的设计约束条件之一。因此，在架构设计阶段，团队必须充分挖掘所有可能的功耗优化空间，而这往往会推动设计方案向先进封装技术倾斜。为了在低功耗、小工艺节点下实现IP核的超高数据传输速率，采用先进封装技术成为一种必然选择。”
此外，还需考量架构设计和工具链的适配性。“多裸片方案的核心转折点在于系统集成的复杂度，而非单纯的工艺制程升级，”ChipAgents首席执行官William Wang表示，“当系统级集成的各项指标（延迟、带宽、电源域、复位机制、时钟同步）无法通过单片集成的RTL设计和后期物理签核进行可靠验证时，先进封装技术就成为必然选择。芯粒的边界，将架构设计的假设条件转化为硬性的技术约束。一旦逻辑功能跨裸片分布，接口的正确性、延迟特性、协议规范以及电源和复位的响应行为，都必须被明确定义并持续验证。这类隐性的设计违规，是导致芯片后期验证失败的主要原因之一。”
设计工具链本身也需要具备足够的鲁棒性。“工具链失效的根源，在于架构设计的意图无法通过机器自动验证。”William Wang指出，“技术规格文档、设计示意图、RTL代码和集成脚本，都会随着项目推进产生偏差。ChipAgents的核心优势在于，能够将架构设计意图转化为RTL设计和集成阶段的可自动验证约束条件，并在封装方案和芯片流片决策敲定前完成验证。”
多裸片设计面临着诸多相互交织的挑战。尽管技术不断进步，但EDA工具的发展速度仍落后于封装技术的迭代步伐。“设计过程中必须开展仿真验证，而信号完整性是其中的关键环节。”Shawn Nikoukary表示，“过去的封装仿真主要针对PCB封装，如今则需要针对芯片内部的硅基结构进行仿真。相关的仿真类型和工具正在快速发展。多裸片方案的决策并非由单一因素决定，而是需要综合考量IP核、架构设计、生态系统和工具链等多个维度，是一个复杂的系统性问题。如今的封装厂商正处于行业的核心位置——他们需要整合各类芯粒，解决热学、电学、电磁干扰与压降（EMIR）、力学等多物理场的仿真验证问题，同时还需与生态伙伴协作，确保设计方案所需的工艺设计套件（PDK）能够及时到位。只有这样，当芯片设计完成时，新技术才能实现量产落地，同时保证良率达标。”
图表：面向前期架构设计的一体化探索至签核平台，涵盖功能需求分析、可行性验证、原型设计及量产制造等环节。来源：新思科技（Synopsys）
不过，设计工具的性能也在持续提升。“与早期的先进封装设计工具相比，如今的工具效率比手工布局高出10倍以上。”Shawn Nikoukary补充道，“工具链已全面引入人工智能技术实现自动化设计，相关技术仍在快速迭代。这并非是一个挑战叠加另一个挑战的困境，而是有越来越多的解决方案正在加速落地，行业也在不断探索更高效的设计方法。例如，当一个封装中需要集成50颗以上的芯粒时，传统的设计流程和工具已经完全无法满足需求。”
那么，企业为何要选择多裸片方案？“其核心目标是在降低成本的同时提升性能。”西门子EDA的Pratyush Kamal表示，“高带宽内存（HBM）就是一个典型案例——它属于系统集成的范畴，而非功能解耦。过去，内存芯片通常位于主板上（如DDR内存），而现在，HBM已被集成到封装内部。”
类似的技术趋势也出现在6G通信领域。“各国政府都在大力推动三维异构集成（3DHI）技术的发展，这是因为6G通信需要使用100GHz以上的频谱资源。”Pratyush Kamal解释道，“通信原理的基本常识告诉我们，天线的尺寸与载波波长直接相关，天线的间距不能小于某一临界值。因此，当6G载波的波长进入微米级别时，天线就必须集成到封装内部，形成完整的6G通信栈。美国国防高级研究计划局（DARPA）正致力于推动这一技术的研发，其他国家的政府也在积极跟进。这是由物理原理决定的技术发展方向。美国正在推进的‘下一代微电子制造计划（NGMM）’就是一例——该项目由DARPA和得克萨斯州政府联合资助，西门子是合作方之一。2024年，得克萨斯电子研究所获得了15亿美元的资金支持，用于建设三维异构集成制造设施。美国超过20家企业和高校都参与了该项目。实现6G技术的全面系统级应用，是我们的最终目标。”
未来展望
那么，如何才能降低工程团队向多裸片方案迁移的门槛？业内的普遍共识是：减少技术路线的选择冗余。
“对于希望参与开放式芯粒生态或芯粒交易市场的用户而言，当前面临的一大挑战是技术方案的多样性过于繁杂，”楷登电子的Bhatnagar表示，“目前，芯粒的技术变体数量过多。我负责UCIe和定制化Ultralink裸片间互联IP核的相关工作，因此十分清楚技术变体的庞大规模。去年，我在为新入职员工做培训时提到，仅在单一工艺节点下，不考虑3D堆叠方案，仅2D和2.5D集成方案就可以衍生出32种UCIe技术变体。这恰恰是问题的症结所在——当市场被切割为过多细分领域时，企业很难开发出具有广泛市场吸引力的芯粒产品。毕竟，企业可能针对A市场启动芯粒研发，但两年后产品面市时，市场需求或许已经转向了C方向。因此，推动行业形成一定的技术共识与整合，将对多裸片技术的发展起到积极作用。”
推荐阅读：
