【导读】随着先进制程逼近物理极限，单芯片性能提升、良率控制与研发成本等挑战日益凸显，诸如CoWoS等先进封装以及Chiplet芯粒异构集成已成为全球高算力芯片迭代升级的核心路径之一。然而，随着Chiplet芯粒架构快速普及、多协议异构互联场景持续爆发，新应用为核心计算及存储芯粒组合提出了更高灵活性要求，因此芯片设计对跨协议互通、高速桥接、协议平滑转换的需求呈指数级增长。
然而，由于用于高性能计算的PCIe/CXL/UCIe互联协议本身都极为复杂且还在继续快速演进，给这些协议之间提供互通或者桥接解决方案并非易事。主要原因包括：一是传统分立IP拼接、零散桥接方案适配效率低、时延高、兼容性差，极易成为高端高算力芯片的协议转换性能瓶颈；二是在适配不同供应商的PCIe/CXL/UCIe协议IP桥接解决方案时，多厂商IP集成会带来兼容性、交付和服务质量（QoS）等额外复杂性。
SmartDV是领先的硅知识产权（硅IP）与片上验证解决方案（VIP）供应商，深度参与PCIe、CXL、UCIe等前沿互联标准迭代工作。依托成熟的研发体系与专有工具平台，公司已完成 PCIe 6.0、CXL 4.0和UCIe 3.0完整协议IP，突破传统单一协议IP局限，自研原生跨协议能力，实现PCIe与UCIe协议智能互通，有效解决异构芯粒互联的协议适配难题。
依托数十年在IP设计、验证及高速接口领域的研发积累，SmartDV在开发全品类协议桥接IP上拥有经量产验证的实操经验。针对芯粒互联的碎片化适配难题，SmartDV凭借长期参与国际标准制定的技术积累与自研SmartCompiler IP自动化生成平台，打造了PCIe/CXL/UCIe芯粒互联IP以及跨协议互通和桥接IP解决方案，可结合该公司自有的PCIe/CXL/UCIe协议IP以及第三方的IP，一站式解决协议转换痛点。
SmartDV的PCIe/CXL/UCIe跨协议互通与桥接方案全面兼容这些协议的最新版本，实现跨协议无缝转换、超低时延高速传输、强可靠链路管理与先进封装适配。该方案支持ASIC/FPGA双路径实现与协议平滑迭代，已通过多项流片与多家客户项目落地验证。凭借全栈式、可定制、高落地性的技术能力，助力客户快速完成异构芯粒架构设计，大幅缩短高算力芯片研发周期、降低集成风险与量产成本，并可使芯片设计企业通过协议桥接实现更广泛的产品应用。
在核心性能与架构设计上，SmartDV互联IP及桥接IP具备多通道带宽可扩展、超低传输延迟的核心优势，内置完整的链路自动训练、差错校验重传、缓存一致性管理全套机制，为高速互联的稳定性与可靠性提供支持。同时，产品针对2D/2.5D先进封装架构完成了专属面积、功耗优化，在保障互联互通性能的基础上，实现高度功能可配置，且可实现各协议版本的平滑迭代升级，精准适配不同客户的芯片设计与迭代需求。
核心产品技术优势
SmartDV为PCIe/CXL/UCIe互联IP面向先进Chiplet芯粒架构打造的跨协议互通和桥接解决方案，全面覆盖PCIe、CXL、UCIe核心协议及各类桥接方案，兼容PCIe 6.0、UCIe 3.0、CXL 2.0/3.0/4.0全系列最新行业规范。产品支持16/32/64多通道灵活配置，在适合的场景下，可实现PCIe 6.0规格中的单通道最高64GT/s传输速率，原生适配多类UCIe帧格式，实现超高带宽与超低时延的双重突破。
协议层面，产品完整支持CXL.io、CXL.cache、CXL.mem三大核心功能协议，具备链路自训练、差错校验重传、缓存一致性协议管理，覆盖CXL.cache和CXL.mem两大典型应用场景。依托自研SmartCompiler IP生成平台，可根据客户定制化需求，精准裁剪IP功能、优化芯片面积与运行功耗，实现IP高度定制化开发，大幅缩短芯片研发周期。
相较于行业同类竞品，该产品具备三大核心差异化优势：
第一，协议覆盖更全面，具备覆盖PCIe/CXL/UCIe高速互联协议的互通和桥接解决方案，无需搭配多款第三方IP，大幅降低集成难度、规避多IP兼容风险；
第二，场景适配性极强，针对性优化芯粒互联时延与封装兼容性，支持多版本协议共存适配，满足新旧架构迭代过渡需求；
第三，量产落地性更高，架构轻量化、可配置性强，兼顾高性能与低功耗，交付周期短、移植成本低，兼容各类制程工艺，助力客户快速完成高算力芯片及基于Chiplet的芯片量产落地。
核心应用场景
·数据中心高性能计算（HPC）芯片
面向数据中心CPU、通用处理器、高密度交换芯片，通过PCIe/CXL/UCIe跨协议桥接转换实现处理器裸片、HBM存储裸片、交换裸片的先进封装集成，大幅提升内存带宽，降低板级布线成本，满足云计算、大数据处理海量吞吐需求。
·AI人工智能加速器芯片
它支持集成GPU、NPU、CPU和存储单元的AI推理和训练芯片采用基于芯粒架构的分区设计，将计算芯粒、存储芯粒、接口芯粒通过UCIe互联，借助PCIe原有生态接入服务器主板，解决大算力芯片良率低、流片成本过高的行业痛点，正在成为当前大算力芯片重要的异构集成方案之一。
·车载高性能域控制器SoC
该IP专为满足自动驾驶系统中高性能中央计算芯片和域控制器芯片需满足严苛的ISO 26262功能安全要求而设计，有助于支撑各类符合该规范的车规级系统级芯片（SoC）的研发。通过多芯粒集成实现感知、计算、存储、通信功能分区设计，UCIe芯粒互联具备高稳定性，PCIe对外接口可直接连接摄像头、雷达、车载高速外设，适配高阶自动驾驶系统。
·边缘计算与网络处理芯片
5G基站处理单元、边缘网关、网络加速芯片，采用芯粒拆分架构，利用该IP实现网络接口裸片与计算裸片高速互联，兼顾高吞吐、低时延需求，缩小芯片体积，适应小型化边缘设备部署。
总结
在芯粒异构集成、多协议融合的产业趋势带动下，PCIe/CXL/UCIe高速互联协议的转换、互通和桥接能力直接决定了高端芯片的性能上限、迭代速度与应用广度。SmartDV覆盖PCIe/CXL/UCIe芯粒互通与桥接的IP解决方案，以全协议覆盖、超低时延、高可定制、高量产成熟度四大核心优势，有效应对多协议适配复杂、转换效率低、集成风险大、迭代成本高的行业挑战。
产品全面赋能数据中心HPC、AI大算力、智能车载、边缘网络四大高端赛道，以稳定、高效、可升级的端到端全套互联解决方案，帮助设计师不再让协议转换成为芯片性能短板并降低设计风险，持续助力全球芯片客户快速完成先进芯粒架构设计、规模化量产落地和灵活应用。
