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大规模数模混合电路建模验证分析

发布时间:2019-04-24 责任编辑:xueqi

【导读】一般公司如果没有人做这一块,会要求设计师直接作出他电路的行为级模型,用来和数字组进行混合仿真。建模是一件不容易的工作,你如何证明你的建模能够准确反映出你的模拟电路的特性?
 
仔细看过几篇Kundert, K H的关于这方面的论文,我感觉这个还是很重要的。
 
一般公司如果没有人做这一块,会要求设计师直接作出他电路的行为级模型,用来和数字组进行混合仿真。
 
建模是一件不容易的工作,你如何证明你的建模能够准确反映出你的模拟电路的特性?
 
Kundert, K H [1]提出的观点为:
 
1. 用Verilog-AMS 写出Testbench 去测试你的模拟电路,self-check。
 
如:验证一个VGA,如果有64组控制字,Verilog-AMS 的Testbench要去完整验证每一组控制字,做到self-check。
 
 
2. 写出你模拟电路的行为级模型,做到pin-accurate(尝试用行为级模型代表单个模拟电路版图后仿结果),让这个行为级模型能够通过第 一步中你的testbench。
 
注:电路级模型,基本是没有办法和数字组做联合仿真的,这个仿真时间可能是数以星期记。
 
 
3. 将这个模型提供给数字组,进行混合仿真。或者提供给你其他部分电路用。
 
 
4. 如果仿真速度仍然很慢,尝试用Verilog建立你模拟电路的行为级模型 (见[2], [3])。
 
 
文献[4] 给出了在Virtuoso (IC616)环境下,如何应用Verilog-AMS语言中的 wreal 数据类型 和 Verilog-2005,建立event-driven的模拟电路模型,极大提高仿真速度(1000倍以上)。
 
(注:Verilog-2005,内部支持real数据类型,但port不支持,需要通过 $realtobits 和 $bitstoreal 两个函数来在不同module间传递real数据,而在Verilog-AMS和SystemVerilog-2012,可以直接传递real数据,前者引入了一中新的数据类型wreal,means wire real)
 
在Verilog-AMS中,我们可以用analog begin...end来建立模拟模型(如:Verilog-A中一样),但这种建模方式仿真时,AMS Designer Simulator会调用模拟解法器来求解电路,而采用wreal 数据类型的event-driven建模方式,这样 无论你的模拟电路和数字电路,AMS Designer Simulator都只会调用数字接法器,而大大提高功能级的验证速度。各个建模方式的性能和仿真速度,如下图:
 
 
event-driven的方式建模模拟电路模型,最早见于上世纪80年代末,当时还未有好的模拟电路建模语言,随着Verilog-A和Verilog-AMS的出现,人们开始用模拟电路语言来建立模型,但又随着数模混合电路规模越来越大,Verilog-A + Verilog的建模方式的仿真时间,越来越大,使得设计周期加大。于是,又开始重新研究event-Driven的建模方式。
 
目前,最新的成果[6],是利用一个时间离散点的值和这点的斜率,来近似这个点和这个点到下一个离散点之间的信息(Piece-wise Linear),而之前时间离散点之间的信息用上一个离散点的值表示(零阶保持),(Piece-wise constant)。
 
因为SystemVerilog提供结构体数据变量,我们可以用值和它的斜率构成一个新的变量,用这个变量来描述模拟信号。更为精确的event-Driven的建模方式,需要在SystemVerilog中实现。
 
5. 全Verilog级的数模混合仿真,或者Verilog-AMS+Verilog的数模混合仿真
 
 
真实案例:
 
Min, H 给我们上课时,讲过一个他们公司草创期的一个真实案例,就是开始时没有模拟电路的行为级模型提供给数字组进行混仿,而又不可能拿电路级的去仿真,最后流片结果出错,功能级不对,误码率偏高。然后,写了模拟电路的行为级模型(Verilog-AMS)给数字组,在仿真阶段就发现了这个误码率高的原因,给解决了。
 
我目前的科研项目中,就是一个比较大数模混合电路,直接开电路级混合仿真,需要好几天,直接被我放弃,准备写模型试试。
 
不知道大家怎么看,这个Analog 建模的方面。
 
参考 (点击文末阅读原文可下载参考资料)
[1] DCAS-2007, Kundert, K S, “Verification of Complex Analog Integrated Circuits” 
[2] ECCTD-2013, Wegener, C (from Dialog Semiconductor), "Method of modeling analog circuits in Verilog for Mixed-Signal design Simulaitons"
[3] Forum  on  specification  &  Design Languages - 2014, Sabiro, S G (from Mentor Graphics), "Event-Driven  (RN) Modeling for  AMS  Circuits"
[4] Cadence, Verilog-AMS Real Valued Modeling Guide - 2013 
[5] TCAS-I-2014,Liao, S (from Stanford), "A Verilog Piecewise-Linear Analog Behavior Model for Mixed-Signal Validation" 
[6] Cadence-2015, "Workshop for AMS Designer in Virtuoso"
 
网友互动摘录:
 
kwankwaner:
 
我觉得行为模型在系统级仿真中既重要又方便,主要是验证架构、算法、指标等等。至于做数模混仿我到觉得没必要这么复杂,实际上数模相接的地方只有信号、电源和时钟,这些完全都可以用一个描述清楚的源来代替。Q公司其实只要用Matlab建模就够了,双方把接口指标定义清楚就无需混仿。
 
作者答复:
 
Simulink建模确实最快最方便
- z-domain和s-domain可以放在一起仿真,采用ZOH连接 
- 支持ModeSim - Simulink 和 Virtuoso - Simulink混合仿真
- 一直在推广它内含的HDL-Coder,和HDL-Verifier。前者描述算法状态机非常不方便,后者主要是用Simulink搭建仿真平台去测试你的 Verilog。   
  
MATLAB也在推它的混合信号仿真流程,以前做过一些调研,分享给大家
 
 
我问的一个QCOM的一个工程师,他说他们用Verilog-A挺多的,哈哈
但我感觉Verilog-AMS应该以后会用的越来越多。
 
angelaboy:
 
verillog-A and verilog-AMS都应该学习掌握吧!
 
作者答复:
 
Verilog-AMS 支持 Verilog-2005所有特性,同时支持模拟建模所有特性。 Verilog-A中不支持Verilog的语法。
Verilog-AMS最新标准是2014年6月发布的。
Verillog-A已经不更新了吧?
关于ADPLL行为级建模,采用Verilog-AMS,实际上仍然较慢。
25us仿真,Cadence AMS Designer,消耗我2.5小时;由于FMCW应用,我的仿真时间大约需要10ms左右。
采用全Verilog建模方式,1ms仿真时间,消耗2分钟。
采用Simulink最快,但Simulink的建模层次最高,不利于挑出混合信号IC中的需要综合部分的Verilog的错误。
因此,采用全Verilog方式,完成ADPLL建模,才是一个不错的方案。
在一楼,分享了两篇Verilog 对模拟电路建模的文章,希望大家喜欢。
 
以下省略更多论坛互动。。。
 
作者: JoyShockley(胡诣哲) 本文为作者为EETOP Analog IC设计板块版主
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