- 可测性扫描设计
- 边界扫描技术
- 离线自测试设计
随着集成芯片功能的增强和集成规模的不断扩大，芯片的测试变得越来越困难，测试费用往往比设计费用还要高，测试成本已成为产品开发成本的重要组成部分，测试时间的长短也直接影响到产品上市时间进而影响经济效益。为了使测试成本保持在合理的限度内，最有效的方法是在芯片设计时采用可测性设计(DFT)技术。可测性设计是对电路的结构进行调整，提高电路的可测性即可控制性和可观察性。集成芯片测试之所以困难，有两个重要原因：(1)芯片集成度高，芯片外引脚与内部晶体管比数低，使芯片的可控性和可观察性降低；(2)芯片内部状态复杂，对状态的设置也非常困难。
解决芯片测试的最根本途径是改变设计方法：在集成电路设计的初级阶段就将可测性作为设计目标之一，而不是单纯考虑电路功能、性能和芯片面积。实际上可测性设计就是通过增加对电路中的信号的可控性和可观性以便及时、经济的产生一个成功的测试程序，完成对芯片的测试工作。
可测性设计的质量可以用5个标准进行衡量：故障覆盖率、面积消耗、性能影响、测试时间、测试费用。如何进行可行的可测性设计，使故障覆盖率高，面积占用少，尽量少的性能影响，测试费用低，测试时间短，已成为解决集成电路测试问题的关键。
1扫描设计
1．1简介
扫描设计是一种应用最为广泛的可测性设计技术，测试时能够获得很高的故障覆盖率。设计时将电路中的时序元件转化成为可控制和可观测的单元，这些时序元件连接成一个或多个移位寄存器(又称扫描链)。这些扫描链可以通过控制扫描输入来置成特定状态，并且扫描链的内容可以由输出端移出。
假设电路中的时序元件是由图1(a)所示的D触发器组成，寄存器变化法就是将此D触发器转化成图1(b)所示的具有扫描功能的触发器。从图中可以看出扫描触发器主要是在原触发器的D输入端增加了一个多路选择器，通过扫描控制信号(Scan—enable)来选择触发器的输入数据是正常工作时的输入信号(D)还是测试扫描数据(Scan—in)。
扫描设计就是利用经过变化的扫描触发器连接成一个或多个移位寄存器，即扫描链。图2为扫描设计的基本结构。这样的设计将电路主要分成两部分：扫描链与组合部分(全扫描设计)或部分时序电路(部分扫描设计)，很明显的降低了测试向量生成的复杂度。
[page]1．2扫描测试过程
在移位寄存器状态下，第一个触发器可以直接由初级输入端置为特定值，最后一个触发器可以在初级输出直接观察到。因此，就可以通过移位寄存器的移位功能将电路置为任意需要的初始状态，并且移位寄存器的任一内部状态可以移出到初级输出端，进行观察，即达到了可控制和可观察的目的。此时，每一个触发器的输入都可以看作是一个初级输入，输出可以看作一个初级输出，电路的测试生成问题就转化成一个组合电路的测试生成问题。
电路的测试过程可以分成以下的步骤：
(1)将时序单元控制为移位寄存器状态，即scan—en=l，并将O，1序列移入移位寄存器，然后移出，测试所有时序单元的故障；
(2)将移位寄存器置为特定的初始状态；
(3)将所有时序单元控制为正常工作状态，即scan一en=0，并将激励码加载到初级输入端；
(4)观察输出端数据；
(5)向电路加时钟脉冲信号，将新的结果数据捕获到扫描单元中；
(6)将电路控制为移位寄存器状态，即scan—en=l，在将移位寄存器置为下一个测试码初态的同时，将其内容移出，转步骤。
2边界扫描技术
边界扫描技术是各集成电路制造商支持和遵守的一种可测性设计标准，它在测试时不需要其它的测试设备，不仅可以测试芯片或PCB板的逻辑功能，还可以测试IC之间或PCB板之间的连接是否存在故障。边界扫描的核心技术是扫描设计技术。
边界扫描的基本思想是在靠近待测器件的每一个输入／输出管脚处增加一个边缘扫描单元，并把这些单元连接成扫描链，运用扫描测试原理观察并控制待测器件边界的信号。在图3中，与输入节点X1，X2…、Xm和输出节点Y1，Y2…、Ym连接的SE即为边界扫描单元，它们构成一条扫描链(称为边界扫描寄存器一BSR)，其输入为TDI(TestDataInput)，输出TD0(TestData0ut)。在测试时由BSR串行地存储和读出测试数据。此外，还需要两个测试控制信号：测试方式选择(TestModeSelect—TMS)和测试时钟(TestC1ock—TCK)来控制测试方式的选择。
边界扫描技术降低了对测试系统的要求，可实现多层次、全面的测试，但实现边界扫描技术需要超出7％的附加芯片面积，同时增加了连线数目，且工作速度有所下降。
3内建自测试设计
传统的离线测试对于日趋复杂的系统和集成度日趋提高的设计越来越不适应：一方面离线测试需要一定的专用设备；另一方面测试向量产生的时间比较长。为了减少测试生成的代价和降低测试施加的成本，出现了内建自测试技术(BIST)。BIST技术通过将外部测试功能转移到芯片或安装芯片的封装上，使得人们不需要复杂、昂贵的测试设备；同时由于BIST与待测电路集成在一块芯片上，使测试可按电路的正常工作速度、在多个层次上进行，提高了测试质量和测试速度。
内建自测试电路设计是建立在伪随机数的产生、特征分析和扫描通路的基础上的。采用伪随机数发生器生成伪随机测试输入序列；应用特征分析器记录被测试电路输出序列(响应)的特征值：利用扫描通路设计，串行输出特征值。当测试所得的特征值与被测电路的正确特征值相同时，被测电路即为无故障，反之，则有故障。被测电路的正确特征值可预先通过完好电路的实测得到，也可以通过电路的功能模拟得到。
由于伪随机数发生器、特征分析器和扫描通路设计所涉及的硬件比较简单，适当的设计可以共享逻辑电路，使得为测试而附加的电路比较少，容易把测试电路嵌入芯片内部，从而实现内建自测试电路设计。
本文主要介绍了可测性设计的重要性及目前所采用的一些设计方法，包括：扫描设计(scanDesign)、边界扫描设计(BoundaryScanDesign)和内建自测试设计(BIST)。这些设计方法各有其优缺点，在实际设计时常常根据测试对象的不同，选择不同的可测性设计方法，以利用其优点，弥补其不足。
