一 前言

 

针对已完成布线的PCB，设计者一方面需要对已完成的关键网络进行仿真验证，查看实际布局布线是否满足设计要求；另一方面需要对不满足要求的结构进行优化，然后对改动后的PCB再次进行仿真验证，确认改动对高速信号带来的影响。芯禾科技Hermes SI可以快速实现后仿真中对关键网络信号进行仿真验证的工作，ViaExpert可以便捷地实现对阻抗不连续处进行快速优化，比如过孔、电容焊盘、金手指区域等,TmlExpert可以便捷地对传输线进行建模优化，比如带状线、微带线及波导结构等,SnpExpert可以便捷地查看S参数及TDR曲线。

 

二 设置堆叠及材料信息

 

依据板厂提供的叠构及材料信息在芯禾科技高速仿真工具中设置堆叠，或者在Cadence Allegro里将堆叠设置正确后，通过Hermes与ViaExpert导入Layout文件后，直接解析获取堆叠信息。在芯禾科技高速仿真工具中，已支持介质的单频点与多频点频变模型。本文仿真使用的Djordjecvic-Sarkar模型，根据板厂提供的@1GHz的Dk与Df信息设置仿真参数。Layout工程师已按照板厂建议的差分线100ohm阻抗要求的线宽与间距布线。下面通过导入Layout文件进行仿真验证当前设计是否满足阻抗要求，若不满足，则需进一步优化。

 

图1 设置堆叠与材料信息

 

三 仿真验证关键网络的阻抗

 

由于当前Layout设计中的关键网络布局一致性较好，可以取具有代表性的网络进行仿真验证。考虑到最坏情况下的结果，选择了走线最长、结构较复杂的网络。由Hermes SI提取关键网络的整个通道的S参数，扫频到20GHz，然后通过SnpExpert查看此通道的TDR特性。

 

图2是截取的差分对1的模型及TDR结果，此模型是内层走线，两端是金手指。从TDR曲线可以看出，m1=95.6Ohm与m2=96.6Ohm是对应左右两端金手指处的阻抗，m3=96Ohm是对应内层走线的阻抗。由此可知，此差分对中，金手指及内层走线阻抗在合理范围，暂不优化。

 

图2差分对1的模型及TDR结果

 

图3是截取的差分对2的模型及TDR结果，此模型是表层走线，两端是金手指。由于表层走线较短，且仅扫频到20GHz，从TDR曲线仅可以看出，最低点是m1=92.9Ohm，但无法严格区分出左右金手指与走线的阻抗。考虑到此处金手指模型跟差分对1处的是一致的，其阻抗不会掉落那么严重，又通过ViaExpert单独仿真金手指处的阻抗，如图4所示，m1=96.9Ohm。因此造成阻抗掉落的原因极大的可能是走线的阻抗与金手指处阻抗不匹配造成的反射，所以需要对表层走线阻抗做进一步检查与优化。

 

图3 差分对2的模型及TDR结果

 

图4 金手指处FootPrint、3D模型及TDR结果

 

四 优化不连续结构的阻抗

 

4.1优化表层走线阻抗

 

检查当前Layout文件发现，表层走线阻抗与板厂声称100Ohm阻抗偏差较大的原因是板厂计算阻抗时使用的是微带线的结构，而当前Layout实际走线是GCPW（Grounded Coplanar Waveguide），所以需要根据当前表层实际走线重新建模优化。TmlExpert提供了GCPW的模板，根据当前Layout的参数在不改变过孔布局的前提下，微调线宽、间距及信号对地间距进行优化，最终得到满足阻抗要求的设置，如图5所示。

 

图5 GCPW模板、3D模型及结果对比

 

4.2优化电容处的阻抗

 

由于当前Layout布局已定，需采取微调的措施，所以尝试通过挖空相邻层或者是扩大挖空区域改变回流路径方式进行优化。ViaExpert可以导入Layout文件，截取模型后，在2D界面添加Keepout方式快速挖空相邻层或是改变挖空区域。

 

在ViaExpert中，对于电容模型，软件支持在2D界面添加集总的RLC参数。图6是电容处FootPrint、3D模型及结果对比。TDR结果对比中，红色是原始挖空区域的结果，绿色是多挖空一层相邻层的结果，由此可看出，通过多挖空一层相邻层就可以改善阻抗，使其达到目标阻抗100Ohm的要求。

 

图6 电容处FootPrint、3D模型及TDR结果对比

 

五 总结

 

本文使用芯禾科技高速仿真工具完成了后仿真中对PCB无源链路的S参数提取及阻抗验证，并对链路中阻抗不连续的处的走线及电容进行了优化。后续需对改动后的PCB做进一步的验证，确认改动对阻抗带来的影响。

 

本文转载自芯禾科技。

 

 

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