【导读】在寻找EMC相关资料时发现某国外emc大神写的关于ESD的测试报告，该报告对pcb layout非常有参考价值，从实际测试出发，由表象反应理论，因此将该英文测试报告翻译并提炼出来呈现给大家，希望此文章对各位硬件工程师有所帮助。
在普通的双面板子上，焊有两条导电测试路径（如图1），导线A，线路连续，且正下方贴有30cm铜箔。导线B，有1/3段线路走底层，且正下方贴的铜箔不连续。
图1
测试板右端为3kv ESD静电施加放电点（端接47ohm负载阻抗），左端SMA接口与示波器连接,测试布置如图2。
图2
测试结果如图3，图4。
图3
图4
从图3和图4能看出，导线A在负载端接收到的ESD杂讯振幅，比导线B接收到的小很多。
继续做另一个实验，同样是两条导线，导线C线路连续且下方铺设铜箔，但在线路下方用刀割出一道划痕（“地”被割开），导线D线路连续，且下方铺设铜箔完整。测试布置如图5。
图5
相同的测试布置，对两条导线施加3KV ESD电压。测试结果如下图（图6，图7）。
图6
图7
从图6和图7看出，地不连续的路径，其ESD所产生的噪声会引发更严重的效应。
总结
当系统信号线遭受到ESD噪声干扰时，必然会产生干扰信号的回流路径，大部分情况此回流路径会走低阻抗的参考地，且紧贴着信号线回到源端（最小环路面积）。当地被隔开后，原ESD噪声的回流路阻抗增大，为了绕开割地凹槽，回流路径将会改变，回流面积也会增大，根据天线效应，此时ESD回路上感应到的噪声也会相应的增加，因此大部分情况下PCB割地将会导致ESD测试的恶化。
