摘 要

超结功率半导体器件是一类具有超结耐压层的重要器件，超结将PN结引入到常规“电阻型”耐压层中，使之质变为“结型耐压层”，这种质变突破传统功率器件比导通电阻和耐压之间的Ron,sp ∝VB2.5“硅极限”关系，使之降低到Ron,sp ∝VB1.32，甚至 Ron,sp ∝VB1.03，超结器件也因此被誉为功率半导体器件的“里程碑”。从耐压层角度回顾功率半导体40年发展的3个里程碑，综述了超结的发明、概念与机理、技术与新结构，并总结超结发展历程与趋势。

 

引 言

功率半导体器件是电能转换与控制的核心器件，所有电子产品均离不开功率半导体器件，无论是毫瓦级的便携式终端，还是兆瓦级的高铁。现代功率半导体技术已被广泛应用于国民经济的方方面面，从传统的工业电子、扩展到信息通讯、计算机、消费和汽车领域，新能源、轨道交通、电动汽车和智能电网正成为功率半导体市场增长的强大引擎。

 

在这些应用中，功率MOS和以其为核心的功率集成芯片在整个功率半导体市场份额占比高达74%，在2016年功率单管的118亿的销售中，功率MOS占比达 49%（IHS iSuppli Research，August 30，2017）。超结的出现，使得器件比导通电阻大幅降，被国际上誉为“功率MOS器件的里程碑”，超结的优越特性也带来了巨大的市场需求，有人预计2020年市场规模将高达22亿美元，功率芯片已被视为中国半导体破局的重要领域。

 

1.功率半导体器件结构3个里程碑

 

1.1 功率半导体器件与耐压层

 

与低压半导体器件相比，功率半导体器件关态条件下需承受高电压，具有耐压层结构，可以看成低压控制器件与耐压层形成的复合结构。如图1所示，功率MOS器件可视为低压MOS漏端D与准漏端D''之间插入耐压层的复合结构，其控制部分工作机理与低压MOS基本相同。功率半导体器件设计的关键之一是耐压层的设计。

图1.功率半导体简化结构

 

理想的耐压层应在关态下承受高电压，在开态下导通大电流，并实现两者之间的快速转换。因此，其基本要求是高耐压、低导通电阻和高开关速度，其优化的本质就是实现特定应用场景下的最佳折衷。

 

1.2 功率半导体器件结构3个里程碑

 

20世纪70年代发明的VDMOS，为承受高耐压采用具有单一导电型的“电阻型”耐压层，人们很快发现其比导通电阻和耐压之间存在Ron,sp ∝VB2.5极限关系，使器件功耗随耐压剧增。大量研究致力于如何使器件性能尽可能接近甚至突破“硅极限”，从耐压层演变角度，需要在保证耐压前提下尽可能增加开态载流子浓度，功率半导体器件呈现了不同的发展阶段。

 

图2给出功率半导体40年发展的3个里程碑：（a）里程碑I阻型耐压层器件，器件耐压层为具有N或P单一导电类型的低掺杂半导体层，其特性受“硅极限”限制，典型结构为常规VDMOS器件；（b）里程碑II电导增强阻型耐压层，通过将PN结正向注入特性引入到阻型耐压层中，大注入非平衡载流子增加开态载流子浓度，典型结构为IGBT；（c）里程碑III结型耐压层，将异型掺杂引入到耐压层内部形成周期性交替掺杂的耐压层结构，其特点是将PN结反向耗尽特性引入到耐压层内部，实现两区之间的电荷平衡，典型结构为本文重点阐述的超结，耐压层从“阻型”到“结型”的转变为耐压层结构的一次质变。

 

（a）里程碑Ⅰ：阻型耐压层   （b） 里程碑Ⅱ：阻型+正向注入

（c）里程碑Ⅲ：结型耐压层

图2.功率半导体器件40年发展的3个里程碑

 

从上面的论述可以看出，耐压层演变的特点是巧妙地将PN结的正向与反向特性引入常规阻型耐压层中，从而实现耐压层电阻降低。 

 

2.超结概念与机理

2.1 二维电荷场调制与电荷平衡

 

与阻型耐压层相比，超结结型耐压层由于内部引入PN结，关态条件下N区电离正电荷发出电场线大部分流向毗邻P区电离负电荷，在耐压层内部引入显著的二维场效应，这种复杂场调制极大降低器件表面电场峰值并优化了体内场分布。结型耐压层电场线与零电势边界条件下由电离电荷产生的电荷场Eq(x,y) 分布，如图3所示，其中W为超结条宽度，由于耐压层内部电场线横向流走，导致AA′上大部分区域电离电荷产生纵向场为零，只有在表面A点所在P+N结位置产生局部电场分布，高电场在纵向很短的距离d（据笔者计算d≈0.78W）范围内以指数函数迅速衰减，由于对称性在A′点产生负的电场峰值，BB′线上电场可以类似分析。

 

图3.超结电荷场分布

 

上述横向电荷场对纵向电荷场调制使得超结关态条件下二维场分布如图4所示，结型耐压层内部电场呈周期函数分布，以耐压层纵向中线电场为例，峰值位于每个PN结面，谷值位于每个P条或N条中心位置。器件结型耐压层端面亦呈现周期性峰值分布，与内部不同，其波峰与波谷皆位于每个P条或N条中心位置上，峰值位于上表面P+N结或者下表面N+P结位置，而谷值位于P+P或N+N结位置。纵向高电场局限在W距离内，因此耐压层内部纵向场分布几乎不受影响。且随长度增加，高场区保持相同分布且与表面相对位置不变。 

 

图4.超结二维电场分布

 

常规理论认为，理想的超结器件需满足耐压层内部电场线全部从N区指向P区，即满足电荷平衡条件以实现纵向场分量为矩形，电荷非平衡将导致器件耐压降低。然而笔者发现，在开态条件下，当考虑载流子电荷影响时，巧妙应用电荷非平衡可以降低器件损耗并增加器件的安全工作区。 

 

2.2 超结理论发展

 

超结器件出现后，不同研究者分别对其进行理论分析：一维近似法将超结在耐压方向上视为具有均匀场的一维PIN、垂直耐压方向上视为一维PN结，两个方向上电场同时达到Ec时最优。或者将超结电场看成耐压方向与垂直耐压方向上两个一维场的叠加，可得到类似结果。一维近似主要用于超结器件的概念分析或者参数估算。

 

超结二维场优化法建立在二维精确解析场分布的基础上，其二维精确解在超结发明后很长一段时间才于1998年由电子科技大学陈星弼院士率先提出，进一步将击穿时耐压层恰好全耗尽选为优化条件，从而获得经典Ron,sp ∝VB1.32关系。此外，还提出一种分区求解二维泊松方程的方法，结论类似，不再赘述。

 

上述优化方法均未给出超结器件的最低比导通电阻Ron,min。由于超结二维场调制效应，研究发现击穿条件下图3中A ′和B ′局部非全耗尽时器件Ron,sp更低，笔者团队基于该特性提出超结非全耗尽（nonfull depletion，NFD）模式，通过全域Ron,sp优化寻求Ron,min，理论上证明新模式下平衡对称超结满足：

Ron,sp=1.437×10-3W1.108VB1.03（mΩ·cm²）（1）

图5给出超结Ron,sp-VB关系与传统硅极限Ron,sp ∝ VB2.5关系比较，与传统“硅极限”相比，超结器件Ron,sp正比于超结条宽度W，依赖于元胞尺寸，因此在一定范围内（W>0.2μm）可以通过工艺改进缩小元胞宽度增加掺杂浓度的形式进一步降低Ron,sp。

 

图5.超结与Ron，sp - VB关系与传统“硅极限”比较

 

器件Ron,sp主要由耐压层长度与掺杂浓度决定，为实现高击穿电压，不同类型的耐压层长度无显著差异，因此超结突破常规“硅极限”的实质是突破了器件掺杂浓度与VB的依赖关系。图6给出NFD、FD超结与常规阻型耐压层浓度变化规律，图中采用100V器件优化掺杂浓度进行归一化。由于阻型耐压层掺杂浓度依赖于耐压层长度，其优化掺杂浓度随VB显著降低，而NFD超结掺杂浓度甚至随 VB略有增加。这种变化源于结型耐压层掺杂剂量由超结条宽度W决定，且几乎独立于耐压层长度。 

 

图6.归一化掺杂浓度比较

 

图7表明超结在不同耐压级别上都实现了对“硅极限”的突破。以文献中实验结果为例，分别采用宽度为1.3μm的P条和1.7μm的N条，实现VB为685V，Ron,sp仅为7.8mΩ·cm²，传统“硅极限”在相同VB下Ron,sp为 101.9mΩ·cm²，超结器件Ron,sp降低了一个数量级。目前实验获得的超结 Ron,sp主要位于式（1）中W为5μm所对应关系以上。

 

图7.超结Ron，sp水平

 

超结概念也被引入到横向器件中以降低器件的功率损耗，由于横向超结可以通过表面注入形成且与常规CMOS工艺兼容，横向超结器件已成为高压功率集成技术的重要发展方向。与纵向超结器件不同，横向器件常常将超结置于P型衬底之上，表面超结区由于受到衬底辅助耗尽（substrate-assisted depletion，SAD）效应的影响，导致耐压降低。

 

衬底辅助耗尽效应可以通过等效衬底（equivalent substrate，ES）模型描述 ，其原理如图8所示。将除超结之外的耐压结构，即电荷补偿层（chargecompensation layer，CCL）与衬底视为一个整体，定义为等效衬底ES，研究其整体对表面超结的调制作用。

 

图8.等效衬底ES模型

 

ES模型揭示了衬底辅助耗尽效应的本质是衬底电离电荷影响表面超结电荷平衡，致使P条非全耗尽而N条全耗尽，器件耐压降低。为消除其影响，理论上ES层需满足的理想衬底条件：

 

（a）电中性条件：ES净电荷QES→0，等效衬底为准电中性，超结中N区和P区之间的电荷平衡得以满足。

（b）均匀表面场条件：E (x,y,0) = 常数，等效衬底均匀表面场条件避免器件表面提前击穿。

 

一种实现理想衬底条件的版图如图9所示，在超结耐压方向上通过开不同窗口形成优化掺杂分布使得CCL与衬底保持电荷平衡，同时调制ES电场实现矩形分布。

 

图9.满足理想衬底条件的横向超结版图

 

3.超结工艺技术与新结构

 

由于结型耐压层实现难度较大，很长一段时间内对超结器件的研究主要体现在工艺上，包括耐压层实现技术与终端技术。同时将超结耐压层用于不同的功率半导体器件中，实现特性改善或形成新型功率半导体器件。

 

3.1 工艺技术

 

超结工艺的难点是如何在耐压层内部引入周期性的异型掺杂，如图10所示为多次外延掺杂工艺，其中第一种方法通过多次外延一定浓度的N型区，然后仅采用P型注入补偿形成超结P区；第二种方法是每次外延浓度较低，然后同时引入N和P型注入，分别形成超结的N区和P区，第二种工艺可以控制更好的均匀性，但工艺上需增加一次光刻与注入。此类工艺的优点是形成超结耐压层的晶格质量较好，缺陷与界面态少。然而为形成较好超结形貌，每次外延层厚度相对固定且较薄，外延次数将随着器件耐压增大而增多，导致成本增加。

 

（a）单杂质注入

（b）双杂质注入

图10.多次外延工艺

 

另一种结型耐压层实现工艺基于深槽刻蚀，如图11所示，其中图11（a）给出具有刻蚀槽的耐压层结构。通过在超结耐压层中刻蚀形成一定深宽比的槽，再对槽内部掺杂。第一种方式是在槽内外延填充P型硅，然后采用化学机械抛光平坦化实现超结耐压层，抛光后耐压层如图11（b）所示。还可以在槽壁上形成薄氧化层结构，再进行多晶硅填充形成耐压层；第2种方式是采用倾斜注入分别在槽壁上形成N区和P区，这样可以控制N和P型杂质的注入剂量来实现电荷平衡，如图11（c）所 示；第3种方式通过对槽壁气相掺杂形成P型区，如图11（d）所示。此外，还可以在槽壁选择性外延薄层N与P型硅或者是直接通过P型杂质扩散形成超结耐压层。采用刻槽填充工艺实现的超结耐压层较多次外延技术更易实现较小的深宽比，同时形成的超结N区与P区掺杂分布也较均匀，有利于降低 Ron,sp。

 

（a）深槽刻蚀工艺

（b）外延填充

（c）斜角注入掺杂

（d）气象掺杂

图11.深槽工艺

 

为实现超结器件终端区高耐压，有两种典型超结器件终端结构，如图12所示。图12（a）表示具有变掺杂的终端结构，对多外延型工艺，可以改变P型注入区窗口，P型掺杂浓度从元胞到终端方向逐渐降低，保持终端区新的电荷平衡。基于深槽刻蚀的超结器件则主要通过优化终端区刻蚀窗口来实现类似变掺杂终端。图12（b）给出采用常规表面终端技术的超结器件终端结构，其特点是将结型耐压层埋入器件体内，减少超结内部PN结对器件表面场的影响，同时在器件终端区表面采用常规结终端技术实现高耐压。

 

（a）变掺杂终端

（b）表面终端技术

图12.典型超结器件终端结构

 

超结不仅可以用来降低器件比导通电阻，同时可用以优化电场分布，如图13所示为基于超结的终端结构，在常规浮空场限环间引入表面超结，建立新的电荷平衡，削弱了界面寄生电荷的影响，缩小终端区面积。

 

图13.基于超结的终端结构

 

对横向叉指型超结器件而言，由于表面超结结深较浅，容易在终端指尖位置提前击穿，为解决此问题，作者团队提出如图14所示的衬底终端技术，通过将部分衬底电荷引入到器件表面，降低曲率效应，实现终端区新的电荷平衡，提高器件耐压，且具有工艺兼容的优点。
 

图14.衬底终端结构

 

3.2 超结新结构

3.2.1 纵向超结结构

 

对超结功率MOS器件而言，大量新结构致力于如何利用兼容工艺改善器件特性，图15给出几种改善器件特性的典型结构。图15（a）为部分超结结构，超结器件给定元胞宽度下N区和P区的深宽比随器件VB增加而增加，工艺难度增加。部分超结结构降低工艺难度，在相同深宽比条件下实现比全超结器件更低的Ron,sp且利于器件的反向恢复特性。

 

为了改善超结体二极管的反向恢复特性，通过集成肖特基二极管，提出如图 15（b）所示的变形结构，通过肖特基结的反向抽取作用，削弱载流子存储效应；随着器件元胞宽度的进一步缩小，可能导致超结两个P条之间距离过小难以形成沟道区，因此提出如图15（c）所示的沟道与超结元胞相垂直的结构，该结构适用于窄元胞器件，减少沟道区工艺难度；此外还可以通过版图优化减少部分沟道区面积，以实现更低的电磁干扰（EMI）噪声。

 

图15.改善超结MOS特性的新结构

 

超结作为一种典型的结型耐压层结构，用于不同的器件可实现不同的功率半导体器件，典型结构如图16所示。图 16（a）为超结IGBT结构，与传统IGBT相比，超结IGBT一方面通过电场调制缩小漂移区长度，另一方面还可以引入准单极传导模式，即大注入电子和空穴分别流经低阻的超结N区和P区，器件关断时通过内部PN结耗尽区扩展可以迅速抽取过剩载流子，实现快速关断；作者团队提出如图16（b）所示的具有双向耐压特性的超结IGBT结构，该结构打破了一般超结IGBT正向压降与超结区掺杂的依赖关系，实现开态双极高电导调制与关态准单极关断特性。如果将超结耐压层用于二极管结构，则形成图16（c）和 16（d）所示的超结junctionbarrier schottky rectifier（JBS）和 schottky barrier diode（SBD）器件结构，由于超结区的掺杂浓度很高，肖特基结开启后有更小的正向压降和更大的电流密度。同时由于反向阻断状态下P区之间的N型漂移区的耗尽层重叠形成势垒，使器件反向漏电流降低。超结SBD器件还可采用槽型电极结构来降低肖特基接触位置的电场，降低反向漏电。

 

图16.具有超结耐压层的新型功率半导体器件

 

电荷平衡不仅可以通过PN结电离电荷实现，还可以通过金属绝缘层半导体（metal insulator semiconductor，MIS）介质耦合实现，如图17所示。其中图17（a）和图17（b）为具有高K介质的复合耐压层结构，器件耐压时大部分电通量通过高K介质流向表面，从而优化了硅层区电场；图17（c）和图17（d）为典型的体内场板结构，通过体内场板在耐压层内部引入电荷，与硅层电离电荷保持平衡，优化体内电场降低器件Ron,sp。

 

图17.采用电荷平衡概念的新结构

 

3.2.2 横向超结结构

 

横向超结器件的发展主要集中在如何消除衬底辅助耗尽效应，典型方法有两种。第1种方法如图18所示，通过采用图18（a）蓝宝石衬底或者图18（b）刻蚀去除硅衬底，其共同点都是消除衬底电位对表面超结区的影响，解决纵向耐压低的问题。该方法可以很好地抑制衬底辅助耗尽效应，但具有工艺不兼容或者材料成本高的特点。

 

图18.去除衬底影响的横向超结结构

 

第2种方法如图19所示，其基本思想是电荷补偿，通过在耐压层中引入补偿电荷，与衬底电离电荷保持电荷平衡从而抑制衬底辅助耗尽效应的影响。从空间维度可以分为图19（a）、图19（b）x方向补偿，主要是通过在超结区下方添加深N阱或者N缓冲层的形式实现；图19（c）、图19（d）y方向补偿，超结区位于靠近源区，漏区为单一掺杂的N型掺杂，特别对SOI器件，为解决其耐压较低的问题，可以采用局部薄层结构；图19（e）、图19（f）z方向补偿，通过设计使超结N区和P区为非对称形状实现补偿，与纵向器件类似，P区亦可采用高K介质。

 

图19.电荷补偿横向超结结构

 

3.3 宽禁带超结功率半导体器件

 

超结概念同样被应用到宽禁带半导体材料如SiC和GaN中，超结概念与理论完全适用，由于禁带宽度更大，相同深宽比条件下，宽禁带半导体超结器件对Ron,sp - VB关系的贡献主要体现在系数项，可以降低约3个数量级，特别在超高压领域非常具有吸引力。

 

如图20所示是典型SiC基超结器件，采用与硅基类似的深槽刻蚀注入掺杂工艺实现，并且在槽内填充介质实现结型耐压层结构，该工艺比较容易实现较高深宽比的超结区。对GaN材料而言，可以通过异型掺杂形成一般结型耐压层结构，还可以利用叠层结构中电荷平衡极化电荷同时形成二维电子气与二维空穴气，典型结构如图21所示。器件开态时电子气和空穴气同时参与导电，降低器件导通电阻，关态时极化电荷自动满足电荷平衡，优化耐压层电场，从而形成新型的电荷平衡耐压层结构。

 

图20.碳化硅基超结器件
 

图21.氮化镓基超结器件

 

3.4 超结功率半导体器件发展历程

 

综上所述，超结发展历程如图22所示。超结结型耐压层高压低比导通电阻特性可实现高功率密度与低成本下的低损耗，理论上实现比导通电阻与耐压的从Ron,sp ∝VB2.5关系降低到Ron,sp ∝VB1.32甚至Ron,sp ∝VB1.03关系，横向超结器件优化可由等效衬底模型统一描述。

 

图22.超结发展历程

 

随着元胞宽度进一步缩小，寄生JFET效应及齐纳击穿等变得更加显著，经笔者计算，齐纳击穿限制下硅基超结的条宽极限约为0.1～0.2μm；超结概念完全适用于SiC、GaN等其他半导体材料，突破对应“硅极限”关系；另一方面，超结概念还被拓展到IGBT、SBD等其他功率半导体器件中，实现电荷平衡的耐压层结构，并向着更高可靠性、更高开关速度的方向发展。

 

4.超结功率半导体器件展望

 

总结起来，目前在理论方面已经对超结器件做了较为深入的研究，获得了其理论最低Ron,sp。然而，在实验方面，超结器件特性仍有很大的提升空间，现有实验结果与Ron,sp ∝VB1.03最低理论比导通电阻相比，在W为5～10μm范围内，Ron,sp可以再降低20%～40%，而在W宽度为1～4μm范围内，Ron,sp降低量达60%～80%，余量可观。横向超结器件是高压功率集成技术的重要发展方向，目前研究主要集中在如何消除衬底辅助耗尽效应提高耐压，然而超结本身优越的低阻特性尚待挖掘，特别采用具有纵向高深宽比的超结可以大幅降低 Ron,sp，作者团队开发的具有N-top的横向超结器件以及多次注入形成的NFD 横向超结器件，Ron,sp均较Triple RESUF器件更优。因此横向可集成超结器件有望成为Triple RESUF之后的下一代低阻可集成器件。

 

文献来源：

 

张波, 章文通, 蒲松,等. 超结功率半导体器件[J]. 微纳电子与智能制造, 2019, 1 (1): 5-19.

ZHANG Bo, ZHANG W T, PU S, et al. Superjunction power semiconductor devices[J]. Micro/nano Electronics and Intelligent Manufacturing, 2019, 1 (1): 5-19.

《微纳电子与智能制造》刊号：CN10-1594/TN

主管单位：北京电子控股有限责任公司

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