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揭秘半导体制造全流程(下篇)

发布时间:2021-08-06 来源:泛林半导体设备技术 责任编辑:wenwei

【导读】我们已经从前两篇的推文中了解了半导体制造的前几大步骤,包括晶圆加工、氧化、光刻、刻蚀和薄膜沉积。在今天的推文中,我们将继续介绍最后三个步骤:互连、测试和封装,以完成半导体芯片的制造。
 
揭秘半导体制造全流程(下篇)
 
第六步 · 互连
 
半导体的导电性处于导体与非导体(即绝缘体)之间,这种特性使我们能完全掌控电流。通过基于晶圆的光刻、刻蚀和沉积工艺可以构建出晶体管等元件,但还需要将它们连接起来才能实现电力与信号的发送与接收。
 
金属因其具有导电性而被用于电路互连。用于半导体的金属需要满足以下条件:
 
低电阻率:由于金属电路需要传递电流,因此其中的金属应具有较低的电阻。
 
热化学稳定性:金属互连过程中金属材料的属性必须保持不变。
 
高可靠性:随着集成电路技术的发展,即便是少量金属互连材料也必须具备足够的耐用性。
 
制造成本:即使已经满足前面三个条件,材料成本过高的话也无法满足批量生产的需要。
 
互连工艺主要使用铝和铜这两种物质。
 
铝互连工艺
 
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铝互连工艺始于铝沉积、光刻胶应用以及曝光与显影,随后通过刻蚀有选择地去除任何多余的铝和光刻胶,然后才能进入氧化过程。前述步骤完成后再不断重复光刻、刻蚀和沉积过程直至完成互连。
 
除了具有出色的导电性,铝还具有容易光刻、刻蚀和沉积的特点。此外,它的成本较低,与氧化膜粘附的效果也比较好。其缺点是容易腐蚀且熔点较低。另外,为防止铝与硅反应导致连接问题,还需要添加金属沉积物将铝与晶圆隔开,这种沉积物被称为“阻挡金属”。
 
铝电路是通过沉积形成的。晶圆进入真空腔后,铝颗粒形成的薄膜会附着在晶圆上。这一过程被称为“气相沉积 (VD) ”,包括化学气相沉积和物理气相沉积。
 
铜互连工艺
 
随着半导体工艺精密度的提升以及器件尺寸的缩小,铝电路的连接速度和电气特性逐渐无法满足要求,为此我们需要寻找满足尺寸和成本两方面要求的新导体。铜之所以能取代铝的第一个原因就是其电阻更低,因此能实现更快的器件连接速度。其次铜的可靠性更高,因为它比铝更能抵抗电迁移,也就是电流流过金属时发生的金属离子运动。
 
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但是,铜不容易形成化合物,因此很难将其气化并从晶圆表面去除。针对这个问题,我们不再去刻蚀铜,而是沉积和刻蚀介电材料,这样就可以在需要的地方形成由沟道和通路孔组成的金属线路图形,之后再将铜填入前述“图形”即可实现互连,而最后的填入过程被称为“镶嵌工艺”。
 
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随着铜原子不断扩散至电介质,后者的绝缘性会降低并产生阻挡铜原子继续扩散的阻挡层。之后阻挡层上会形成很薄的铜种子层。到这一步之后就可以进行电镀,也就是用铜填充高深宽比的图形。填充后多余的铜可以用金属化学机械抛光 (CMP) 方法去除,完成后即可沉积氧化膜,多余的膜则用光刻和刻蚀工艺去除即可。前述整个过程需要不断重复直至完成铜互连为止。
 
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通过上述对比可以看出,铜互连和铝互连的区别在于,多余的铜是通过金属CMP而非刻蚀去除的。
 
第七步 · 测试
 
测试的主要目标是检验半导体芯片的质量是否达到一定标准,从而消除不良产品、并提高芯片的可靠性。另外,经测试有缺陷的产品不会进入封装步骤,有助于节省成本和时间。电子管芯分选 (EDS) 就是一种针对晶圆的测试方法。
 
EDS是一种检验晶圆状态中各芯片的电气特性并由此提升半导体良率的工艺。EDS可分为五步,具体如下 :
 
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01 电气参数监控 (EPM)
 
EPM是半导体芯片测试的第一步。该步骤将对半导体集成电路需要用到的每个器件(包括晶体管、电容器和二极管)进行测试,确保其电气参数达标。EPM的主要作用是提供测得的电气特性数据,这些数据将被用于提高半导体制造工艺的效率和产品性能(并非检测不良产品)。
 
02 晶圆老化测试
 
半导体不良率来自两个方面,即制造缺陷的比率(早期较高)和之后整个生命周期发生缺陷的比率。晶圆老化测试是指将晶圆置于一定的温度和AC/DC电压下进行测试,由此找出其中可能在早期发生缺陷的产品,也就是说通过发现潜在缺陷来提升最终产品的可靠性。
 
03 检测
 
老化测试完成后就需要用探针卡将半导体芯片连接到测试装置,之后就可以对晶圆进行温度、速度和运动测试以检验相关半导体功能。具体测试步骤的说明请见表格。
 
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04 修补
 
修补是最重要的测试步骤,因为某些不良芯片是可以修复的,只需替换掉其中存在问题的元件即可。
 
05 点墨
 
未能通过电气测试的芯片已经在之前几个步骤中被分拣出来,但还需要加上标记才能区分它们。过去我们需要用特殊墨水标记有缺陷的芯片,保证它们用肉眼即可识别,如今则是由系统根据测试数据值自动进行分拣。
 
第八步 · 封装
 
经过之前几个工艺处理的晶圆上会形成大小相等的方形芯片(又称“单个晶片”)。下面要做的就是通过切割获得单独的芯片。刚切割下来的芯片很脆弱且不能交换电信号,需要单独进行处理。这一处理过程就是封装,包括在半导体芯片外部形成保护壳和让它们能够与外部交换电信号。整个封装制程分为五步,即晶圆锯切、单个晶片附着、互连、成型和封装测试。
 
01 晶圆锯切
 
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要想从晶圆上切出无数致密排列的芯片,我们首先要仔细“研磨”晶圆的背面直至其厚度能够满足封装工艺的需要。研磨后,我们就可以沿着晶圆上的划片线进行切割,直至将半导体芯片分离出来。
 
晶圆锯切技术有三种:刀片切割、激光切割和等离子切割。刀片切割是指用金刚石刀片切割晶圆,这种方法容易产生摩擦热和碎屑并因此损坏晶圆。激光切割的精度更高,能轻松处理厚度较薄或划片线间距很小的晶圆。等离子切割采用等离子刻蚀的原理,因此即使划片线间距非常小,这种技术同样能适用。
 
02 单个晶片附着
 
所有芯片都从晶圆上分离后,我们需要将单独的芯片(单个晶片)附着到基底(引线框架)上。基底的作用是保护半导体芯片并让它们能与外部电路进行电信号交换。附着芯片时可以使用液体或固体带状粘合剂。
 
03 互连
 
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在将芯片附着到基底上之后,我们还需要连接二者的接触点才能实现电信号交换。这一步可以使用的连接方法有两种:使用细金属线的引线键合和使用球形金块或锡块的倒装芯片键合。引线键合属于传统方法,倒装芯片键合技术可以加快半导体制造的速度。
 
04 成型
 
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完成半导体芯片的连接后,需要利用成型工艺给芯片外部加一个包装,以保护半导体集成电路不受温度和湿度等外部条件影响。根据需要制成封装模具后,我们要将半导体芯片和环氧模塑料 (EMC) 都放入模具中并进行密封。密封之后的芯片就是最终形态了。
 
05 封装测试
 
已经具有最终形态的芯片还要通过最后的缺陷测试。进入最终测试的全部是成品的半导体芯片。它们将被放入测试设备,设定不同的条件例如电压、温度和湿度等进行电气、功能和速度测试。这些测试的结果可以用来发现缺陷、提高产品质量和生产效率。
 
封装技术的演变
 
随着芯片体积的减少和性能要求的提升,封装在过去数年间已经历了多次技术革新。面向未来的一些封装技术和方案包括将沉积用于传统后道工艺,例如晶圆级封装(WLP)、凸块工艺和重布线层 (RDL) 技术,以及用于前道晶圆制造的的刻蚀和清洁技术。
 
下面我们介绍一些基于泛林集团开发的先进封装解决方案。
 
什么是先进封装?
 
传统封装需要将每个芯片都从晶圆中切割出来并放入模具中。晶圆级封装(WLP)则是先进封装技术的一种, 是指直接封装仍在晶圆上的芯片。WLP的流程是先封装测试,然后一次性将所有已成型的芯片从晶圆上分离出来。与传统封装相比,WLP的优势在于更低的生产成本。
 
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先进封装可划分为2D封装、2.5D封装和3D封装。
 
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更小的2D封装
 
如前所述,封装工艺的主要用途包括将半导体芯片的信号发送到外部,而在晶圆上形成的凸块就是发送输入/输出信号的接触点。这些凸块分为扇入型(fan-in) 和扇出型 (fan-out) 两种,前者的扇形在芯片内部,后者的扇形则要超出芯片范围。我们将输入/输出信号称为I/O(输入/输出),输入/输出数量称为I/O计数。I/O计数是确定封装方法的重要依据。如果I/O计数低就采用扇入封装工艺。由于封装后芯片尺寸变化不大,因此这种过程又被称为芯片级封装 (CSP) 或晶圆级芯片尺寸封装 (WLCSP)。如果I/O计数较高,则通常要采用扇出型封装工艺,且除凸块外还需要重布线层 (RDL) 才能实现信号发送。这就是“扇出型晶圆级封装 (FOWLP)”。
 
2.5D 封装
 
2.5D封装技术可以将两种或更多类型的芯片放入单个封装,同时让信号横向传送,这样可以提升封装的尺寸和性能。最广泛使用的2.5D封装方法是通过硅中介层将内存和逻辑芯片放入单个封装。2.5D封装需要硅通孔 (TSV)、微型凸块和小间距RDL等核心技术。
 
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3D 封装
 
3D封装技术可以将两种或更多类型的芯片放入单个封装,同时让信号纵向传送。这种技术适用于更小和I/O计数更高的半导体芯片。TSV可用于I/O计数高的芯片,引线键合可用于I/O计数低的芯片,并最终形成芯片垂直排列的信号系统。3D封装需要的核心技术包括TSV和微型凸块技术。
 
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泛林集团能够提供上述工艺所需的核心方案,包括硅刻蚀、金属扩散阻挡层、镀铜和清洗技术,以及构建微型凸块和微型RDL所需的电镀、清洗和湿刻蚀方案。
 
至此,半导体产品制造的八个步骤“晶圆加工-氧化-光刻-刻蚀-薄膜沉积-互连-测试-封装”已全部介绍完毕,从“沙粒”蜕变到“芯片”,半导体科技正在上演现实版“点石成金”。
 
来源:泛林半导体设备技术
 
 
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