【导读】随着光芯片传输速率的提高，传统的RC提取工具是否已经达到了瓶颈？面对多种工艺，更小的互联尺寸，如何才能实现寄生参数的精确提取？有没有一种低迭代，智能的无源建模方法？
01 光芯片市场概况
得益于三大下游市场（电信、数据中心、消费电子）需求的持续井喷，2021年光芯片市场规模将爆发式增长，达到25亿美元。从细分市场份额来看，电信占60%，数据中心占30%，消费电子占10%。
光芯片行业，具有极高的技术壁垒和复杂的工艺流程。因此，光芯片在光器件／光模块中成本占比较大。对于高速光模块（>25Gbps），芯片的成本占比约为60％左右。相较于电芯片，目前光芯片市场规模较小，主要采用垂直一体化的IDM运营模式。但伴随VCSEL芯片的消费电子市场打开，将逐步兴起设计公司+专业代工的模式。
02 光芯片电磁仿真的挑战
1.更高的数据传输速率
当前主流的光芯片接口速率为单通道56Gbps，业界最先进的可达到112Gbps，相信随着工艺的进步和终端用户对数据吞吐的进一步需求，速率会更高。从无源参数提取的角度，这是个宽频的应用，最高的频率已经达到毫米波。在如此复杂的电磁环境下，寄生参数的特性具有频变的特性，同时为了满足仿真精度必须要包含空间的电磁耦合。这些需求给电磁仿真器提出了更高的要求。
2.版图规模极大地增加
光芯片的集成度越来越高，都在往SOC的方向去实现。根据我们实际项目的经验，四通道光芯片版图的尺寸为1至2平方毫米，随着通道数增多，则版图尺寸会进一步的增大。除了必要的电感和互联外，版图还包括了大量的高密度电容结构，这些结构将仿真的规模提高了一个数量级。在端口方面，普通版图的电磁仿真通常需要50个左右的端口，而光芯片需要应对的端口数量翻了几倍，最高甚至可以达到500个，这使得设计者在有限的硬件资源下很难快速得到精确的仿真数据。
3.复杂的多工艺场景
光芯片设计需要充分利用不同工艺的优势，来提高电路的性能。目前主流的工艺包括CMOS 和SiGe Bi-CMOS。CMOS 工艺是低功耗设计首要的选择，但它的噪声性能相对较差，跨阻增益和带宽指标也劣于 SiGe 工艺。SiGe BiCMOS 高于 CMOS 的优异性能使得设计具有高性能的高速电路成为可能，同时它还将功耗限制在可接受的水平。对于电磁提取来说，需要针对不同工艺下的衬底结构、金属层次等进行有针对性的建模，才能更好的对信号损耗进行模拟。
综上所述，在光芯片设计中我们将面对“更高的数据传输速率、版图规模极大增加及复杂的多工艺场景”等诸多挑战。接下来，我们将为您介绍芯和光芯片电磁仿真EDA解决方案是如何一步步解决上述难题的。
03 芯和光芯片电磁仿真EDA解决方案
光通信芯片设计一般指的是如下红色虚线范围内的模块设计，包括TIA/EQ/CDR/Driver。本文我们介绍的解决方案希望能帮助设计师针对所有这些模块进行高效的无源结构提取、建模和优化。
图1 芯和EDA光芯片设计方案
1.无源结构快速提取
我们提供了一种基于Cadence Virtuoso设计平台的提取工具IRIS，并通过了代工厂在CMOS/ SiGe工艺上的严格认证。IRIS结合3D全波求解技术，满足从DC到毫米波段的提取精度要求。使用者可以灵活运用多线程/多核技术、MPI多机处理将复杂的仿真问题分片化，提高仿真的效率。
图2 快速的电磁提取方案-IRIS
2.无源结构高效建模
我们提供了基于神经网络算法的无源器件定制平台iModeler。它内建了多套面向光芯片设计的电感模板。使用者利用模板内的多种辅助选项，可轻松实现电感的多项指标优化。
图3 一站式建模流程-iModeler
04验证对比
运用以上的解决方案，我们针对CTLE模块中的小电感进行了实测对比，发现IRIS的结果在DC-300G整个频率范围内和测试都吻合的很好，最大偏差仅在4%以内。
图4 仿真测试结果对比
05 总结
本文介绍了光芯片设计在电磁仿真方面面临的三大挑战，即更高的数据传输速率、版图规模极大增加及复杂的多工艺场景。芯和半导体针对这些挑战，推出了高效的光通信芯片电磁提取解决方案：利用IRIS/iModeler软件，实现了快速高精度电磁提取，无源器件优化建模等应用，极大地降低了设计师的迭代次数和产品投放市场周期。
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