【导读】在先进制程的马拉松中，Intel 18节点不仅承载着英特尔重夺工艺领导地位的战略雄心，更是其IDM 2.0转型进程中至关重要的一场攻坚战。随着Panther Lake处理器的顺利导入，18A正以强劲的良率爬坡势头，证明了英特尔在尖端制造领域的底蕴与执行力。
据行业分析机构Diamond Hanz最新数据，Intel 18A目前已顺利通过工艺风险试产（Risk Production）阶段，步入高产能良率提升期。当前晶圆产出表现稳健，随着缺陷密度（D0）的持续收敛，该节点已展现出优异的成本效益与盈利能力，为后续的规模化量产奠定了坚实的经济基础。
在2026年IEEE VLSI研讨会上，英特尔正式发布了Intel 18A系列中的首个性能增强版本Intel 18A‑P，这一成果标志着英特尔在先进半导体制造领域再次迈出关键一步，不仅在性能与功耗的平衡上实现了显著突破，更在制造稳定性和量产可行性上取得了实质性进展。
18A-P传达的信号：信任
“我们想要传达的一个关键点其实就是信任。在这里，信任指的是客户对信任的诉求，我们希望也希望客户能够信任我们。”英特尔代工副总裁Chris Auth向EEWorld说道。
那么客户到底想要什么？Chris Auth表示，客户最看重的是可预测的时间表，这需要技术、产能、生态系统与工具，足够多的IP让客户能够设计自己的芯片。此外还有客户服务——你能切实满足客户的需求，并且在执行和交付芯片的及时性上可预测。
去年，英特尔谈到Intel 18A-P，并承诺今年交付。而VLSI上展示这项技术的进展，就是一次里程， 这表明着英特尔正按计划在今年交付该技术。
“我们在去年底推出的Panther Lake上引入了Intel 18A，目前正在全面量产爬坡。缺陷密度走势符合我们的预期发展，随着技术的持续磨合，良率也在稳步提升。在未来的几个月，我们会将这一势头保持下去。”Chris Auth如是说。
目前，Intel 18A-P已经开始风险试产（risk production）。不过，英特尔尚未完成全部认证（qualification），但已经看到了足够的数据，让英特尔高度确信，在完成认证流程后，这些产品将能够出货并交付给客户。这是一个非常关键的里程碑，表明工艺状态非常良好，有信心开始量产爬坡。
18A-P性能提升巨大
Intel 18A-是一种性能增强型 RibbonFET 环绕栅极（GAA）晶体管技术，并采用 PowerVia 实现背面供电。18A是基础工艺（Base Process），而18A-P则是其扩展集（Superset），不仅进一步提升了性能，还引入了更多功能特性。
数据显示，相较于标准 Intel 18A制程，18A-P可实现同功耗下性能提升9%，同性能下功耗降低18%，这是非常平稳且有利的升级，这种性能无疑能够成为衔接18A与14A两代制程的关键技术桥梁。这种性能提升和台积电N2P到A16提升相当，远大于其他台积电的二代、三代工艺提升。
这一改进是通过新增技术特性、晶体管性能增强、互连增强以及设计技术协同优化（DTCO）共同实现的。英特尔 18A-P 的新增特性包括：额外的逻辑阈值电压（VT）配对、偏移角收紧、高密度（HD）和高性能（HP）库中均新增的低功耗器件，以及两个库中性能提升的 HP 器件。此外，英特尔 18A-P 还降低了热阻，改善了导热性能。
以下，EEWorld对18A-P具体的细节进行解析。
偏移角收窄33%，新增第5组逻辑VT配对
18A-P将偏移角收窄了33%，是本次突破的关键。先进制程量产一大难点，是确保同批次晶体管的性能和功耗高度一致。受制造工艺固有波动影响，即便同一晶圆上的晶体管也存在速度和功耗差异，通常以“快慢角”衡量，而“偏移角” skew corners则反映最快与最慢晶体管之间的性能差距。偏移角越大，芯片性能和功耗越不可预测，参数良率越低，长期制约着先进制程的规模化量产。
Chris Auth向EEWorld解析，关于偏差角，可以这样理解：英特尔在提供PDK（制程设计套件）时，会明确告知VT存在一定波动范围，设计人员必须保证电路在该范围的高端和低端均能正常工作，这就是所谓的'偏差角'。此外，由于PMOS和NMOS分处两侧，设计人员还需考虑各种组合情况——包括NMOS快PMOS慢、PMOS慢NMOS快，以及两者同时快或同时慢等。这些VT的所有排列组合，统称为'skews'。
为此，设计人员必须在芯片设计中预留大量保护带（guard-banding），以应对上述所有波动情形。而我们通过减少波动幅度，直接缩小了需要处理的skews范围。对设计人员而言，这意味着需要适配的工艺波动更少，所需保护带也随之减少，进而可以将节省下来的设计余量转化为更高的性能或更低的功耗。
此外，值得注意的是，Intel 18A-P比Intel 18A多提供一对逻辑VT（阈值电压），即第5对逻辑VT，并可选配更多配对。在低阈值电压（LVT）和超低阈值电压（ULVT）之间提供了一个中间 VT，从而在提升速度和功耗方面提供了更大的灵活性。N型和P型偶极子功函数仍是RibbonFET VT调谐的关键使能技术。这一改进使得芯片设计人员能够更精细地平衡不同模块的性能与功耗需求。
晶体管增强
Intel 18A-P在晶体管部分，给高性能库（180H）和高密度库（160H）提供了2种额外晶体管设计，增强在高密度和高性能上的表现，能够更好应对不同的场景。
Intel 18A 高性能库原本仅有W2和W3两种设计，本次补齐了高密度W1和进一步增强的 W3P。18A-P的高密度库未新增更高密度选项，但引入了介于W1与W2之间的W1.5库，并搭载W3P，显著提升了设计灵活性。目前，英特尔量产的18A芯片Panther Lake全部采用180H高性能库，最初仅包含两种晶体管设计。
前端环形振荡器（ring oscillator）性能指标（NAND、NOR、反相器）显示，在等泄漏电流条件下，Intel 18A-P较Intel 18A 提升了12%。性能增益来自迁移率改善和高性能接触。NMOS和PMOS晶体管驱动电流分别增强了约5% 和约16%。NMOS和PMOS晶体管的外部电阻分别降低了20% 和12%。
互连增强
互连技术上，18A-P对金属互连层进行了针对性优化，实现V0至V2层互连电阻的显著降低，同时改进M2至M4层走线设计，减少了不必要的拐角和跳线，从而降低互连延迟和功耗。
关键互连层中设计规则（DR）的放宽以及使用锯齿状走线的灵活性，带来了更好的模块级性能、面积微缩和设计易用性。V0-V2 通孔电阻的改善也对性能提升有所贡献。
可靠性与热特性
Intel 18A-P 的晶圆级可靠性满足行业标准1级认证目标，并建立在Intel 18A可靠的基石之上（其SRAM HTOL已通过1000小时应力测试）。晶体管迁移率改善也有助于优化数字操作的器件的NBTI特性，从而提供更快且更可靠的晶体管。新型超低阻接触方案完全满足MOL（中道）可靠性和缺陷可靠性认证要求。
无论正面还是背面情形，散热都是个挑战。英特尔在背面方面有很多经验，因此能够在散热上持续推进创新。
Intel 18A提供了热影响缓解策略，以补偿微缩化、高功率密度晶体管带来的挑战。
在18A-P中，英特尔做了两件事：第一，减薄了热载体晶圆（thermal handler wafer）区域的厚度，并换用了一种新材料，从而降低热阻。第二，引入了新的EDA工具，使其能够'感知热'——也就是说，在有热的地方，它会增加更多的互连或通孔，以便把热量非常快速地导向衬底，在那里散发出去，在局部和全局尺度上进一步改善，有效热阻率降低了约20%。该改进架构已通过JEDEC标准应力测试，完全满足芯片-封装交互（CPI）可靠性要求。
SRAM与DTCO
Intel 18A-P 提供与Intel 18A匹配的SRAM方案（高电流单元HCC为0.023 μm²，高密度单元HDC为0.021 μm²）。
模块级性能提升的很大一部分来自DTCO（Design-Technology Co-Optimization），以充分释放Intel 18A-P 新特性的全部价值。
DTCO是一个跨学科流程，目标用 PPA（Performance/Power/Area）与制造可行性作为计量指标，对比并下选器件结构、工艺模块、布局风格与设计规则。DTCO 是一个跨越器件 → 制程 → PDK → 标准单元 → EDA → 架构/软件的纵向协同体系。要进入该领域，最大的困难不是技术单点突破，而是跨层协同能力与工程数据闭环能力。
BSPD+GAA，仍在研究之中
无论是18A还是18A-P，BSPD（背面供电）和GAA两项技术非常关键。本次VLSI上，英特尔代工副总裁兼研究Eric Karl展示了公司如何量化背面供电和全环绕栅极晶体管的优势。Karl 讨论了与类似正面互连技术相比，布线面积减少11%，动态电压降减少10 倍，从而实现高达6%的频率提升或超过15%的动态功耗降低。
英特尔代工硅与平台工程团队的Manju Shamanna分享了基于全环绕栅极和背面供电工艺构建的CPU内核的硅成果。他的研究表明，在较低电压下频率缩放能力更强，包括在低电压（约 0.5V）下频率提升约30%，同时降低了IR压降，实现了更高效的运行。
英特尔代工的下一步
英特尔代工在VLSI上，还发布了三篇论文，它们更偏研究性质，时间跨度也会更长一些，涵盖对未来硅扩展至关重要的多个领域：
CFET（互补场效应晶体管）：CFET技术被认为是半导体行业在RibbonFET之后持续微缩的关键路径。英特尔演示了采用45nm栅极间距、垂直堆叠NMOS和PMOS 器件的单片CFET反相器，通过垂直器件架构推进了在全环绕栅极晶体管之后继续扩展逻辑的路径。
英特尔在CFET工艺研究中取得了一项重要里程碑——将Si（110）上的2×2纳米带CFET反相器微缩至业界领先的45nm CPP，并集成了背面供电和EEV内部互连。英特尔展示了顶部和底部器件的减数技术，实现了低风险的公共栅极架构。还展示了键合技术以实现混合沟道晶向的CFET堆栈，从而在不增加寄生电容的情况下提升性能。PPA评估支持继续聚焦于2×2纳米带堆栈方案。
用于电源管理的GaN+硅集成：英特尔演示了氮化镓功率器件与硅逻辑在300mm上的单片集成，包括约 1000 个栅极的数字控制块，从而能够在单一工艺中实现高效、大规模的数字控制以及高性能功率器件，并降低系统复杂性。
减成法钌互连：英特尔展示了集成气隙的减成法钌技术，与铜相比，电容降低高达约35%，并实现了可测量的频率增益，表明随着互连持续缩小，这是改善电阻电容缩放的一条可行路径。
减成法金属化因其在微缩互连尺寸下的优异RC性能，正作为铜金属化的替代方案被积极研究。本文首次展示了sRu互连结合气隙带来FROS提升的研发成果。同时还展示了高达50%的Kelvin通孔电阻降低和高达35%的线间电容改善，从而解决了该技术未来潜在部署所需的关键性能要素。
