【导读】在为 USB 3.0 系统增加 ESD 保护时，有四个关键技术：低电容/低插入损耗，优化信号完整性，ESD 器件的稳健性及与下游被保护 IC 的相互作用，小型直通（flow-through）ESD 器件封装，优化的布局。只有真正掌握这四个技术，USB 3.0的ESD保护才能滴水不漏。
1. 通用串行总线（USB）保护的发展历程
当 USB 2.0 在 1999 年面世时，其 480Mbps 半双工差分信道就对设计人员实现静电放电（electrostatic discharge, ESD）保护带来了艰难的挑战，因为当时的低电容瞬变电压抑制器（Transient Voltage Suppressor, TVS）的寄生电容高达1- 1.2pF。随后推出的 USB 3.0 或超高速（SuperSpeed ）USB接口，不但保留了一样的物理 2.0 接口，而且由于增加了两个5Gbps 双单工差分对（一个 Tx 对和一个 Rx 对），保护问题也变得复杂化，如图 1 所示。
过去，分立 TVS 市场落后于摩尔定律（Moore’s Law）。内部的 CPU 时钟频率和内存容量在增加，而外部数字器件 I/O 接口的速度却跟不上。随着 IC 内部的并行 PCI 总线升级到串行总线（PCI Express），外部 I/O 也统一成为高速差分连接，如USB、火线（FireWire）和 eSATA 接口。
图 1：USB 3.0 较 USB 2.0 增加了两个 5Gbps 双单工差分对
保护技术的开发
带宽的迅速增加对连接器构成了另一种保护挑战：芯片组接口速度增加了而硅尺寸却不断减小。这种更快速度和更小型I/O 单元的组合，增加了芯片组 I/O 接口的 ESD 敏感性，同时却限制了外部负载阻抗裕量，因而使得低电容 ESD 保护器的电容不再足够低。因此，设计人员已经从“拷贝和粘贴”通用的分立 ESD 组件布局转变到新设计中，并针对时序、阻抗匹配和插入损耗进行仔细的线路板特性化设计。
USB 3.0 的 ESD 保护
在为 USB 3.0 系统增加 ESD 保护时，设计人员必须考虑所选器件的电容和电感给高速差分信号时序所带来的潜在影响。在每个SuperSpeedUSB差分对中以5Gbps速度工作时，线路上任何的额外阻抗都会使信号失真，导致：
• 更难满足眼图对于上升时间和信号电平的要求
• 给线路板设计带来额外的限制
• 导致不同电缆（质量和长度）间的互操作性问题
为了最大限度地减小对这些高速线路的时序影响，并为下游芯片组提供充分的保护，在选择 ESD 保护器件方面需要考虑。
四个关键技术事项：
1. 低电容/低插入损耗，优化信号完整性
2. ESD 器件的稳健性及与下游被保护 IC 的相互作用
3. 小型直通（flow-through）ESD 器件封装
4. 优化的布局
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2. 低电容 / 低插入损耗
放置在电路节点上的任何保护器件都会增加系统的寄生电气成分。即使是理想的箝位器件的布线也会在 PCB 中产生不可避免的干扰，包括 PCB 上焊盘形成的平板电容器所产生的寄生电容，以及扇入 / 扇出（fan-in/fan-out）时的蛇行走线或不可避免的通孔引起的不连续性电感。
电容测量
在重新检视 TVS 规范时，某些共同的特征参数主要是根据以往实验室测量 条件所列出的，而不是为了让系统设计人员获得更方便和更全面的选择而特别收集的数据。例如，输入电容（CIN）或信道电容（CCH）常常定义在 1MHz 上测量，因为以往的分立和逻辑器件采用 1MHzLCR 测量计来进行测量。然而，对于一个 5GBps PHY I/O 引脚，不太可能测量 1MHz 下的电容；而对于针对于这种高速信号应用的器件，如果只测量这样的电容值实在令人惊讶。
因此，更有成效的方法是考虑阻抗和插入损耗，因为电路中的器件处于相关的频率和谐波下（超过数百 MHz 和 GHz 的USB3.0），而非尝试在前沿应用上考虑旧有测量条件下的电容值。
TE 电路保护部的硅 ESD（Silicon ESD, SESD）器件展示了在 3GHz 下的特征电容，为设计人员直接指明了它在目标应用中的影响。该信息还可以从器件的 S 参数模型获得，作为更复杂的寄生模型的一部分 ，而这种模型包括二极管，封装电容以及键合线电感。然而，提供所关注频率的有效电容测量值，能够方便地对集总组件实现一个单一或相关几个“完整性检查”，从而节省设计时间。
插入损耗
在一个信道内选择单个无源组件时，插入损耗特性揭示了该组件在信道上的主要相关寄生效应影响。
在图 2 中可以注意到，因为测量设备的限制，故插入损耗测量被限制在 6GHz，在 USB 3.0 中缺乏 3 次和 5 次谐波的7.5GHz 和 12.5GHz。的确，在某一情况下任何 TVS 器件都将展示出自谐振现象，这里主信道电容和键合线电感将使插入损耗无效。在超过该频率之后，键合线电感将趋向于从加载信道中隔离寄生电容。然而，根据图2的性能描述，其它因素，比如较高介电常数 PCB 材料的走线和损耗，可能趋向于压倒 TVS器件的衰减影响。（采用 TDR 分析和其它技术，可以进一步识别这些效应。）
对于 TVS 器件的首次评测，在 2.5 GHz 下插入损耗图显示为 < -0.5dB，这是适用于 USB 3.0 系统的精确指示。在 2.5GHz下，TE 电路保护部的低电容 SESD 数组具有 -0.29dB 的低插入损耗，为整体系统提供了充足的余量。眼光敏锐的设计人员将在差分插入损耗、串扰和其它针对特殊应用环境的指标方面寻找更多细节。
图 2：硅 ESD（SESD）器件的单端插入损耗示例
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3.ESD 稳健性及与下游 IC 的相互作用
系统级稳健性：TVS与ASIC保护的相互作用
采用深亚微米（deep submicron）ASIC 技术构成的保护电路本身就是快速的，并且可以在非常低的电压上进行箝位；但极小的几何尺寸也限制了集成的箝位保护区域的尺寸，以及总的功率处理能力。单个TVS 器件芯片的几何尺寸可能大于受保护 ASIC 中的整个逻辑模块，比如受保护的 PHY，以便耗散高等级 IEC 冲击的峰值功率。
设计工程师必须时刻紧记验证外部 TVS 和 ASIC 之间的系统相互作用。
系统稳健性目标
现实世界中，ESD 稳健性依赖于有关安全边际的设想，以及冲击事件能量随时间的不确定性分布。即使说一个器件在8kV 下能够经受最少 10 次冲击试验，但此信息并未清晰指出它的稳健性，例如该器件在 8kV 下可能无法经受第 11 次冲击，而且它可能甚至无法在 3kV 下经受第 11 次冲击。
对于多次冲击能力，业界已经进行了尝试来扩展置信度（confidence）的描述，或者在给定的稳健性水平上要求1,000 次连续冲击来证明使用寿命的重复性。
假如在金属化失效之前的局部细丝或随后的 EOS 而导致的ESD 器件或 ASIC 的 I/O 单元发生了短路，那么器件可能会是短路失效。假如在短路损坏了器件内的互连后使器件失效，那么结果可能是开路。
假如器件短路失效，那么 ASIC 会受到保护，避免受到进一步冲击，但系统端口功能可能失效。假如器件开路失效，下一次冲击将很可能损坏 ASIC I/O 并可能永久损坏 ASIC 的较多部分。对于具有集成 USB 3.0 端口的核心逻辑芯片来说，这也许意味着整个系统无法运作。
这样，那些通过标准 IEC61000-4-2 仿真器再建的预计的实际脉冲强度，可以被视为是概率分布（probabilistic distribution），而没有清晰的分界点。因此，器件可以承受的某些扩展的特性化“异常值”，将帮助建立分布周界的概念，以及可能的稳健性边际。具有已证明的 8kV 下多次冲击性能以及10kV 下 50 次脉冲能力的器件，较额定值为 10kV 下 10 次脉冲的器件具有更好的稳健性。
按照 IEC6100-4-2 标准，TE 电路保护部的 SESD 器件规定为 8kV 下通过 1000 次冲击、10kV 下通过 100 次冲击，以及20kV 下通过 1 次冲击。
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4. 小型直通 ESD 器件封装
在 ESD 保护方面，封装技术的发展一直是关键的设计因素。SOT-23 和 MSOP-10 封装曾经是 TVS 组件封装的主流，但已不能被现在低电容应用如 USB 3.0 接受。之前被认为紧凑的传统封装，即便在 TVS 器件安装前，也会由于需要更大的 PCB焊盘，而焊盘固然会引入的更多寄生电容。
为了满足现今领先的高速应用要求，硅 ESD 器件必须考虑应用产品的焊盘尺寸和 PCB 布线难题，这已推动了对直通布局的需要。
而且，为满足应用的时序和插入损耗要求，现今最高性能硅 ESD 器件削减少了封装尺寸，以便减小长感性引线框和键合线的寄生效应，而且还节省了线路板空间。此外，现今最新的硅 ESD 器件，如 TE 电路保护部的 SESD 器件，提供了行业最小和最短的高度和直通封装（见图 4 和图 5）。它们还具有更低的封装高度，以实现键合线长度及寄生阻抗最小化。而且，高度降低的器件非常适合于今天的超薄移动/便携应用。
图 4：SESD 封装减少了 2/3 的焊盘面积和电容
图 5：SESD 封装为单信道和多信道器件带来的优势
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5. 优化布局
具 USB 功能的产品的设计人员往往面对一个普遍挑战：就是缩短上市时间。在设计高频应用时，参考布局在最大限度地减少设计风险、工程技术费用和重新设计时间方面，发挥着重要的作用，而为 USB3.0 应用增添 ESD 保护功能也不例外。
TE 电路保护部业界领先的产品系列为设计人员提供了多种选择，用于为 USB3.0 应用增添 ESD 保护功能。图 6至图 8 说明用于 USB3.0 设计的 ESD 保护布局，TE 电路保护部的聚合物正温度系数（PPTC）过电流器件如布局所示，专为 USB3.0下游端口应用而设。
图 6 显示一个 6 信道数组（SESD1103Q6UG-0020-090）， 保护来自 Standard -A USB 3.0 连接器的六个信号线路。图 7显示了一个 6 信道数组（SESD1103Q6UG-0020-090），保护来自 USB 3.0 Micro-B 连接器的六个信号线路。图 8 显示两个 4信道微型数组（SESD0802Q4UG-0020-090），保护来自USB 3.0 Micro-B 连接器的所有八个信号和 ID / VBUS 线路。（注意：对于在 5Gbps 上运行的 SuperSpeed USB 线路，直连、直通布局可使反射和信号失真最小化。）
对于 TDR 阻抗和串扰，设计人员必须时刻紧记验证系统中的布局。即使使用其它所要求的符合性测试方法验证了信道兼容性，对于 TDR，尽量减少被动的不连续永远是有好处的。
图 6：一个 6 信道 SESD 数组 保护 USB 3.0
图 7：一个 6 信道 SESD 数组 保护 USB 3.0 Micro-B
图 8：两个 4 信道 SESD 数组 保护 Micro-USB3.0
总结
在设计 SuperSpeed USB 系统时，增加 ESD 保护不必是一个复杂和让人困惑的任务。TE 电路保护部的新型 SESD 器件提供了业界领先的低电容、最高 ESD 防护等级，以及最小尺寸的直通数组。对于 USB 3.0 来说，若只需保护六个高带宽线路时，有效的解决方案就是使用单个 6 信道数组。若系统要求保护所有八个线路（包括 VBUS 和 ID），设计人员可以使用两个4 信道微型数组。当然，用户需要测试每一个电路。
