【导读】在半导体行业面临系统复杂度持续攀升的背景下，早期架构决策的准确性对于SoC设计成功至关重要。2026年2月，SmartDV与Mirabilis Design宣布达成战略合作，将SmartDV经量产验证的硅知识产权（IP）与Mirabilis Design的VisualSim®系统级建模平台深度融合，推出SmartDV IP的系统级模型。这一创新合作旨在帮助系统级芯片架构师和系统设计师在寄存器传输级（RTL）开发启动之前，即可开展精准、高质量的架构探索与规格优化工作，标志着芯片设计流程向前端验证阶段迈出了重要一步。
本次合作将SmartDV经量产验证的IP，与Mirabilis Design的VisualSim®系统级建模平台相结合，为客户提供可反映实际实现行为的经全面验证的架构模型。双方将携手解决行业核心需求：针对日益复杂的SoC和多芯片系统实现更早、更快且更可靠的架构性决策。
实现更快速、更精准的早期架构探索
通过本次合作，SmartDV的IP可以以系统级模型的形式提供，其功耗和性能均参照SmartDV的RTL设计标准进行了校验。
与传统的纯RTL评估不同，系统级建模支持工程师针对IP配置参数、SoC拓扑结构、流量模式及资源分配开展快速试验，通过让工程师洞悉各类架构选择的内在要素，从而以数量级的效率提升来加速设计。
“本次合作使我们的客户能够将架构验证工作前移至设计流程的最初阶段，”SmartDV首席执行官兼董事总经理Deepak Kumar Tala说道。“得益于采用我们的量产级RTL设计来进行模型的验证，设计师现在可使用这些模型来评估真实的系统级行为，进而做出更优决策，打造更高质量的设计。”
“因为系统复杂度持续攀升，就需要在比以往任何时候都更早的阶段开展架构决策的验证工作，”Mirabilis Design创始人Deepak Shankar说道。“通过与SmartDV合作，我们正在助力客户在设计实现启动前，就能精准且自信地去探索、优化并验证基于IP的架构。”
在RTL开发前就完成SmartDV IP的配置优化
本次合作的一个核心优势在于，客户可在RTL集成启动的很早之前，就在架构层面完成SmartDV IP的配置优化。架构师能够评估不同配置选择对系统性能、功耗效率及可扩展性的不同影响，并在决定进入实施前最终锁定经过验证的规格。
这一早期优化举措提升了设计的可预测性，降低了后续开发风险，并可确保SmartDV的IP能以最高性能去适配目标应用和系统约束并进行部署。
首款产品：SmartDV CXL系统级模型
本次合作的首款落地产品是SmartDV CXL IP的系统级模型。
通过使用该模型，架构师可将SmartDV的CXL IP集成至完整的SoC或多芯片架构中，并开展以下维度的评估：
·CXL拓扑结构和主端与设备（host–device）间的连接
·带宽利用率与延迟表现
·内存扩展与一致性数据流
·与中央处理器（CPU）、图形处理器（GPU）、神经网络处理器（NPU）、加速器及内存子系统的交互
总结
SmartDV与Mirabilis Design的战略合作为半导体行业提供了一种全新的架构验证范式，通过将量产级RTL设计的验证标准引入系统级建模，使客户能够在设计流程的最初阶段完成IP配置优化与架构决策。首款落地的SmartDV CXL系统级模型已展现出在拓扑评估、性能分析及多芯片系统交互等维度的强大能力。
