【导读】一位网友童鞋几日改书，想从另一个角度来思考设计与失效机理的关系。将分享从几个部分原因来详细的解释失效的原因，同时结合自己的实践经验分享了如何优化的建议。值得大家好好学习。
这几日改书，想到从另一个角度来思考设计与失效机理的关系。
这张图是贴片的厚膜&薄膜电阻失效机理图，从中可以发现其失效有几部分原因组成：
1）电阻在模块贴装过程中的问题=》模块EOL可检出；
2）电阻贴装以后在模块使用过程中的问题；
3）电阻在自身生产过程的失效（这部分在图上略去，可见松下给出的关系）；
如果我们按照模块的失效机理来分析模块的问题，确确实实可以将所有的失效问题分为两类。
1）瞬间的最坏情况叠加引起的过应力导致失效；
2）由于累积伤害引起的问题；
电路模块划分各个模块功能组，对整个汽车电子模块而言，可以把问题分成若干层。
Level1 模块功能的失效模式；
Level2 电路模块的失效模式（Level 1的失效机理）；
Level3 元器件的失效模式（Level 2的失效机理）；
Level4 元器件失效机理。
因此，如果将模块的DFMEA来表示的话，如果不做辅助的步骤，直接按照这个表格来填，那就有很多的缺陷了：
1）忽略了真正引起问题的地方，如器件的失效机理这个机理是作用在模块上导致器件失效，而表格里面体现不出问题；
2）缺少Level 2，使得整个逻辑推演上缺少一定的完整性；
所以从整体上来看，我们可以发现硬件设计方法之中：
a）WCCA最坏情况分析：是用来防止过大应力造成直接损坏；
b）可靠性预测和降额设计：是为了累积损伤导致失效；
c）FMEA表格更多的是一种评审的工具，而不是直接产生结果的表格，如果只有表格而没有逻辑过程的传递
（Level4=>Level3=>Level2=>Level1，完整的分析链路），这个做的效果就不是很好了。
建议：
1）构建元器件的失效机理图；
2）根据失效机理图，确认设计过程中的监控点（完成设计验算or仿真和评审检查清单）；
3）使用模块级别的DV、PV数据来监控整个模块的运行状态，通过分析数据来提高验算和仿真的精度。
