【导读】三星和台积电这一对冤家近期在半导体制程上你追我赶，进度不相上下。双方均想凭借先进的技术抢得圆代工中的大部分订单，战争主要爆发在14与16纳米之间。对外行来说，这两纳米的差距似乎并不大，其实不然。这其中的差距在哪？缩小制程面临着那些难处？又有哪些优势？下面大家就随小编一起来看看吧。
纳米到底有多细微?
在开始之前，要先了解纳米究竟是什么意思。在数学上，纳米是0.000000001公尺，但这是个相当差的例子，毕竟我们只看得到小数点后有很多个零，却没有实际的感觉。如果以指甲厚度做比较的话，或许会比较明显。
用尺规实际测量的话可以得知指甲的厚度约为0.0001公尺（0.1毫米），也就是说试着把一片指甲的侧面切成10万条线，每条线就约等同于1纳米，由此可略为想像得到1纳米是何等的微小了。
知道纳米有多小之后，还要理解缩小制程的用意，缩小电晶体的最主要目的，就是可以在更小的晶片中塞入更多的电晶体，让晶片不会因技术提升而变得更大；其次，可以增加处理器的运算效率；再者，减少体积也可以降低耗电量；最后，晶片体积缩小后，更容易塞入行动装置中，满足未来轻薄化的需求。
再回来探究纳米制程是什么，以14纳米为例，其制程是指在晶片中，线最小可以做到14纳米的尺寸，下图为传统电晶体的长相，以此作为例子。缩小电晶体的最主要目的就是为了要减少耗电量，然而要缩小哪个部分才能达到这个目的？图1（a）中的L就是我们期望缩小的部分。藉由缩小闸极长度，电流可以用更短的路径从Drain端到Source端（有兴趣的话可以利用Google以MOSFET搜寻，会有更详细的解释）。
此外，电脑是以0和1作运算，要如何以电晶体满足这个目的呢?做法就是判断电晶体是否有电流流通。当在Gate端（绿色的方块）做电压供给，电流就会从Drain端到Source端，如果没有供给电压，电流就不会流动，这样就可以表示1和0。
尺寸缩小有其物理限制
不过，制程并不能无限制的缩小，当我们将电晶体缩小到20纳米左右时，就会遇到量子物理中的问题，让电晶体有漏电的现象，抵销缩小L时获得的效益。作为改善方式，就是导入FinFET（Tri-Gate）这个概念，如右上图。在Intel以前所做的解释中，可以知道藉由导入这个技术，能减少因物理现象所导致的漏电现象。
更重要的是，藉由这个方法可以增加Gate端和下层的接触面积。在传统的做法中（左上图），接触面只有一个平面，但是采用FinFET（Tri-Gate）这个技术后，接触面将变成立体，可以轻易的增加接触面积，这样就可以在保持一样的接触面积下让Source-Drain端变得更小，对缩小尺寸有相当大的帮助。
最后，则是为什么会有人说各大厂进入10纳米制程将面临相当严峻的挑战，主因是1颗原子的大小大约为0.1纳米，在10纳米的情况下，一条线只有不到100颗原子，在制作上相当困难，而且只要有一个原子的缺陷，像是在制作过程中有原子掉出或是有杂质，就会产生不知名的现象，影响产品的良率。
如果无法想像这个难度，可以做个小实验。在桌上用100个小珠子排成一个10×10的正方形，并且剪裁一张纸盖在珠子上，接着用小刷子把旁边的的珠子刷掉，最后使他形成一个10×5的长方形。这样就可以知道各大厂所面临到的困境，以及达成这个目标究竟是多么艰钜。
随着技术的成熟，台积电与三星正在加快14与16纳米FinFET的量产进程，两者势必会在近期内争夺苹果iPhone手机芯片的代工，两家企业的良性竞争势必会为消费者们带来更加省电的同时功能性更佳的产品，希望今后的市场上多一些这样的良性竞争。
