由于竞争的压力和对最佳战斗性能无止境的追求,军用航空电子从简单、独立的设备发展到如今以每秒百万位乃至更快的速度交换信息的高级智能系统网络。这也带来了必须克服的许多设计问题。

 

 

在要求高性能的军用设计中,每项设计都要减少空间、功耗和重量,满足这些要求至关重要。这项要求直接作用于芯片级别,单一芯片体积减小后对所需板卡的要 求也会降低,从而降低了对封装外壳、固定元件、冷却器件甚至是电源的要求。同样,每多增加一个组件,都会增加一些引发故障的机会。减少芯片数量的设计必然 有助于缓解这些问题。

 

废弃则是像 MIL-STD-1553 设计实施这类长期项目所面临的另一个问题。每个组件无论其是由世界最大的制造商提供,还是来自于产量较小的专业供应商,都存在着废弃的风险。单一来源的组 件不但面临着被废弃的风险,还有个长期价格保护的问题,特别是那些从原有项目继承的设计,这个问题更为明显。对于已经部署的系统,由于所涉及的代价过高, 应尽量避免由于废弃组件而重新对系统进行验证。

 

当系统架构师指定一种系统设计时,必然会存在架构无法正确实现的某种风险。一个非常典型的问题是：经常在设计过程中或架构确定很久之后(如在集成阶段),才知道需求有所变化。这些变化一般都会增加对架构的要求,并提出一些关于设计的常见问题,如：设计足够灵活吗?能提供充分的处理能力吗?功能在硬件和软件之间是否得以有效且高效地进行了区分?能达到关键时间要求吗?

 

理想状况下,所选定的架构应功能强大、应用灵活,足以在初始部署阶段就将风险降到最低,并且提供了一个允许系统随着时间发展的平台。

理想条件下,一个 MIL-STD-1553 设计师可以采用传统的技术,使用有多个来源的 COTS 组件来解决这些问题。这种由大量市场提供的组件在性价比上有明显的优势。

 

 

MIL-STD-1553 是一种定义数据总线的电子和协议特点的军用标准。作为一种在军用和商用领域广泛应用超过 25 年之久的总线,并且符合 MIL-STD-1553 标准,它能以1Mbit/s的速率高度精确、极为可靠地传输数据。

 

图1： MIL-STD-1553 总线结构
 

根据 MIL-STD-1553 标准的规定,总线结构由三个不同的硬件组成：
 

（1）总线控制器——总线控制器是总线上唯一允许在数据总线上发出命令,并负责引导数据总线中数据流的硬件设备。如果同时有几个终端可以实现总线控制器的功能,同一时间内只能有一个处于活动状态。

（2）总线监视器——总线监视器是一个可以监控总线上信息交换的终端。它可以用于飞行测试记录、飞行故障诊断、维护记录与任务分析,同 时还可作为一个备用总线控制器,它有足够的信息可以接替总线控制器。然而,总线监视器是一个被动的设备,它不能报告所传输信息的状态。

（3）远程终端——每个远程终端都包括在数据总线和子系统间传输数据所必须的电子器件和支持性中间件。对于 MIL-STD-1553,子系统就是所传输数据的发送者和接收者。这些终端不能作为总线控制器或总线监视器使用。

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像其它军用网络技术一样,航空电子市场中的 MIL-STD-1553 测试和仿真实施也经历了从庞大的 DEC Unibus 卡到 19 英寸的通过机架安装的组件,又发展到用于 VME 和 PCI 系统上的较小、较为集成的多通道背板,现在又出现了更小、集成度更高的 PCMCIA 接口。图 2 描述了专用的 MIL-STD-1553 ASIC 芯片制造商的实施从离散的协议和收发器芯片组精简到单一的体积小、功耗低的 ASIC 的发展过程。

 

图2：ASIC发展过程
 

过去,典型的 MIL-STD-1553 系统一般都由多个COTS组件构成,MIL-STD-1553 I/O通常由单一来源的带有内部处理功能的 ASIC 提供,这种内部处理可提供消息处理与缓冲以及对 MIL-STD-1553 比特流进行编解码等。ASIC 中可能含有也可能没有向 MIL-STD-1553 总线提供物理接口的收发器组件。每个 ASIC 为一个双冗余 MIL-STD-1553 通道提供此功能,所以支持多个 MIL-STD-1553 通道的系统就需要多个 ASIC 和收发器。与每个 MIL-STD-1553 总线的连接是通过板载变压器实现的。最后,由一个或几个可编程的 FPGA 设备将 MIL-STD-1553 ASIC 连接到主系统,并提供更多的系统功能,如其它 I/O、存储器访问 和处理器接口等。

 

FPGA 有多种密度,通常以逻辑单元或门来度量。它们有多种形式架构,提供了丰富的 I/O 引脚可供使用。FPGA 还可提供内部存贮器。例如,当前由Xilinx 推出的一流的 FPGA 存贮容量比三年前约增加了 10 倍。而且还提高了内部速度,降低了成本。现代 FPGA 海量的存贮和功能使其成为 MIL-STD-1553 设计最理想的选择。其核心为预先定义的、且经过测试的功能,这些功能可以应用到 FPGA 设计中。
 

促使工程师们为 MIL-STD-1553 实施选择 IP 设计的原因有很多,其中包括：

 

废弃部件管理——利用 IP 核心可以显著地降低废弃的风险。设计师不会束缚于某一个特定的部件、甚至是 FPGA 制造商。这与随时可能会被放弃的单一来源的专用 MIL-STD-1553 协议 ASIC和处理器(及其制造方法)形成了鲜明的对比。对电路实施 FPGA后,设计可移植到最新的 FPGA 中,一般都无须改变其功能,减少了对软件的修改(通常是项目中成本最大的部分)。

 

减小体积、提高可靠性、降低功耗和重量——将多种功能,包括处理器、I/O、MIL-STD-1553 和背板电路综合到单一的IC中,可显著地减少部件数量、板卡空间和热负荷。这样就增加了可靠性,进而提高了 MTBF。减少部件数量可以降低飞行设备系统对重量、空间及功耗的需求。如图3所示,设计人员可以将多种功能综合到单一的逻辑设备中,减少了部件的数量和体积。
 

 
图3：逻辑设备

 

降低成本——由于实施了 FPGA 核心,生产和生命周期的成本会随着时间而下降。FPGA 价格历来是随着项目的进行而显著地下滑,而 ASIC 在长期的生产过程中价格却会上涨。很多航空电子系统已经在其设计中采用了 FPGA,一个 MIL-STD-1553 核心实例可以轻松地融入现有的芯片或同系列的其他更密集的芯片中。单一 FPGA 中集中了多通道实例可进一步节省成本,只因为单一 FPGA 内可以容纳多个通道接口。

 

便于重新编程——由 于支持对现场硬件的重新编程,核心的实施显著降低了设计风险。如果系统需求发生变化,或者要修复一个错误时,基于 FPGA 的设计可以在软件的控制下进行升级。这种灵活性还可以在硬件构造完成后,在硬件和软件间重新区分功能。例如,如果在集成阶段发现软件不能有效地响应一个实 时事件,可以将该功能下移到 FPGA 级别,这样就将原由软件实现的功能转化为硬件功能。

 

适应多种机体— —灵活、可重新编程的解决方案适于为多种机体构架或针对多用途基础设计的飞航测试线上可更换件 (LRU)。由于 USAF和 NATO 的多种机体采用从 MIL-STD-1553B 标准分离出来的协议,所以多种机体的 LRU 需要灵活、可编程的设计。某些设计实施了通过特殊的子地址或模式代码协议进行寻址扩展的数据集。很多固定翼和可旋转翼飞机同时采用了较老的 MIL-STD-1553A 和 MIL-STD-1553B LRU,这就要求总线控制器和总线监视器能够处理不同的协议。

 

 

现代 FPGA 的强大功能使其成为 MIL-STD-1553 设计的理想选择,这就是 Condor Engineering 推出 FlightCORE 的原因。FlightCORE 是一种允许设计人员在各种 Altera 和 Xilinx 的 FPGA中轻松实现无版权的实例化设计的 MIL-STD-1553 IP。多数情况下,利用Xilinx 综合技术 (XST) 或 Altera Quartus II 集成综合技术 (QIS),FlightCORE 1553 可以在两天内成功地集成。如图 4 所示,用户只须将 Condor Engineering 的 IP 核心与其自身逻辑和 Condor Engineering 的个别化模块 (3mm x 3mm) 集成,即可实现高性能的 MIL-STD-1553设计。FlightCORE 还允许开发人员选择存储器的大小以恰好地与其系统需求相匹配。图4还显示了可以实施内部存贮和/或外部双端口随机存贮器。该产品还提供了 Manchester II编码与解码、信息协议验证与合法化及为接口控制和编程实施简单的共享存贮架构等所有的必要组件。只需增加外部收发器即可,如标准的COTS MIL-STD-1553或RS-485收发器。
 

 
 

单一芯片上集中多个实例，类似 Condor Engineering 的FlightCORE 这样的 MIL-STD-1553 解决方案需要少量的FPGA资源,约为 3,000个逻辑单元,148k bit的内存和不到 20个引脚(不包括外部主存总线)。较小的体积使在单一芯片上放置多个相互独立的实例成为可能,如图3 所示,某些程序可以在单一FPGA上集中8到10个实例。