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电磁干扰的产生及PCB设计中的抑制方案

发布时间:2017-04-17 来源:潘宇倩,白东炜 责任编辑:wenwei

【导读】电磁兼容性(EMC)常是制约设备间匹配性和正常性能实现的重要因素,因此电磁兼容性设计也是航天器设计中要考虑的关键因素。文章主要介绍了电磁干扰的产生原因,并从合理布局与布线、电容的设计、逻辑电路的使用等方面论述了如何在印制电路板(PCB)设计过程中减少电磁干扰。
 
1 引言
 
电磁兼容性(Electromagnetic Compatibility,EMC)是指“一种器件、设备或系统的性能,它可以使其在自身环境下正常工作并且不会对此环境中任何其他设备产生强烈电磁干扰(IEEEC 63.12-1987)”。对于无线接收设备来说,采用非连续频谱可部分实现EMC性能,但很多例子也表明EMC并不是总能做到。例如在电脑和测试设备之间、打印机和台式电脑间、蜂窝电话和医疗仪器之间等都具有高频干扰,我们把这种干扰称为电磁干扰(Elec-tromagnetic Interference,EMI)。电磁干扰是指那些不希望产生的、影响器件或系统正常工作的杂波信号电磁干扰的产生及PCB设计中的抑制方案
 
所有电器和电子设备工作时都会有间歇或连续性的电压或电流变化,有时变化速率还相当快,这样
会导致在不同频率内或频带间产生电磁能量,而相应的电路则会将这种能量发射到周围的环境中。
 
EMI有两条途径离开或进入一个电路:辐射和传导。信号辐射是通过外壳的缝、槽、开孔或其他缺口泄漏出去;传导则通过耦合到电源、信号和控制线上离开外壳,在开放的空间中自由辐射,从而产生干扰。
 
形成EMI必须具备三个基本要素:
 
(1)传导或辐射的电磁干扰源;
 
(2)耦合路径;
 
(3)敏感部件(设备)。
 
例如在印制电路板(Printed Circuit Board,PCB)中,电磁干扰源于频率发生电路、塑料封装元件等的电磁辐射、地线反弹噪声、过长传输线及电缆互联等;耦合路径为能够传输射频(Radio Frequen-cy,RF)能量的介质;如自由空间或金属互联等;敏感部件指能够接收RF干扰信号的器件。
 
2  PCB中存在电磁干扰的原因
 
根据电磁场的基本理论,当外部传输线或PCB印制线中存在有RF电流时,电流从电流源流到负载后,必须通过返回路径返回到电流源,这样形成了闭合电流环路,便会产生磁场,该磁场同时又会产生一个辐射电场。这样,通过电磁场的交互作用实现了RF能量的产生与传播。因为PCB印制线与RF电流返回路径间存在有一定的物理距离,磁场与返回结构间的磁通耦合将只能接近而不能达到100%,这种一定量的未被耦合到返回结构的残余RF电流是PCB中引起电磁干扰的主要原因,如图1所示。
 
电磁干扰的产生及PCB设计中的抑制方案
 
印制电路板中的电磁干扰问题包括公共阻抗耦合和串扰,高频载流导线产生的辐射,印制线条对高频辐射的感应等。其中以高频辐射问题最为严重,这是因为电源线、接地线及信号线的阻抗会随着频率的增高而增大,故较易通过公共阻抗耦合产生干扰,同时频率增高使得线路间寄生电容的容抗减小,因而串扰更易发生。当模拟电路和数字电路在同一块印制电路板上混装时,若电源与地线共用,则可能产生严重的公共阻抗耦合问题,在地线回路中产生的干扰电压,严重时可能高于接在公共回路中的模拟和数字电路的噪音容限,而造成设备工作的不稳定电磁干扰的产生及PCB设计中的抑制方案
 
3   PCB的EMC设计
 
3.1  合理布局与布线
 
在设备内部,布局或布线不当是造成干扰的首要原因,大多数的干扰是发生在模拟数字混排的布局网或布线不当的印制线之间。所以正确的布局和布线是设备可靠运行的基本保证之一。线间耦合不外乎是低频磁场的电感耦合和高电压下的电容耦合,线间距离越近,则线间的互感和静电容就越大。对于磁场耦合来说,两电路间的耦合情况与干扰信号的频率、线路上流动的电流、线路间的距离、线路和地间的距离、耦合路径的长度以及屏蔽层的接地方式有关。对电容耦合来说,电路间的耦合情况同样也与干扰信号的频率、线间距离、屏蔽情况、线路上的电压高低等因素有关。因此,合理布局和布线是PCB的EMC设计的关键,下面提出具体的设计方案。
 
当高速、中速和低速数字电路混用时,在印制板上要给它们分配不同的布局区域。对低电平模拟电路和数字逻辑电路要尽可能地分离。因为这种布局可以使高频电流在印制板上的走线路径变短,有助于降低线路板内部的串扰、公共阻抗耦合和辐射发射。元器件的布局首先要考虑的一个因素就是电性能,把连线关系密切的元器件尽量放在一起,高速线走线尽可能短。功率信号和小信号器件要分开,这样可减少组件之间的电磁干扰。
 
信号线上的传输时间对总的系统速度影响很大,特别是对高速的发射极耦合逻辑(Emitter-Cou-pled Logic,ECL)电路,虽然集成电路块本身速度很高,但由于在底板上用普通的互连线(每30cm线长约有2ns的延迟量)带来延迟时间的增加,可使系统速度大为降低,并可能导致同步时序错误。所以在系统布局时最好将同步工作部件放在同一块插件板上,因为到不同插件板上的时钟信号的传输延迟时间不相等,可能使移位寄存器产生错误逻辑;若不能放在一块板上,也要尽可能保证公共时钟源连到各插件板的时钟线的长度相等。
 
较好的印制电路板布线方案是让模拟和数字电路分别拥有自己的电源和地线通路,这样干扰电压就不会出现在电路的输入端上。在可能的情况下加宽电路的电源与地线,以减小电源与地线回路的阻抗,减小任何可能在电源与地线回路中的干扰电压。
 
进行多层印制板设计时,首先要考虑的是带宽。数字电路的EMC设计中要考虑的是数字脉冲的上升沿和下降沿所决定的频带宽而不是数字脉冲的重复频率。矩形的周期数字脉冲的傅立叶展开见公式(1)。
 
电磁干扰的产生及PCB设计中的抑制方案
式中:电磁干扰的产生及PCB设计中的抑制方案是数字脉冲宽度,电磁干扰的产生及PCB设计中的抑制方案是数字脉冲的上升时间,T是数字信号的重复周期,A是信号幅值。根据这个结果可以把方形数字信号的印制板设计带宽定为电磁干扰的产生及PCB设计中的抑制方案,通常要考虑这个带宽的10倍频。所以在选择逻辑器件时,要选上升时间比5ns长的器件,不要选择比电路要求时序快的逻辑器件。而对于速度较快的逻辑电路,特别是超高速ECL集成电路来说,因其边沿速度增快,故走线的长度必须大大缩短以保持信号完整性。
 
根据克希霍夫定律,任何时域信号由源到负载的传输都必须构成一个完整的回路,一个频域信号由源到负载的传输都必须有一个最低阻抗的路径。如果高频辐射电流不是经由设计中的回路到达目的负载,就一定是通过某个客观存在电回路到达的,这一非正常回路中的一些器件就会遭受电磁干扰。在数字电路设计中,不能忽略的是存在于器件、导线、印制线和插头上的寄生电感、电容和导纳。为此有以下几条布线的共同原则:
 
(1)所有平行信号线之间要尽量留有较大的间隔,以减少串扰。如果有两条相距较近的信号线,最好在两线之间走一条接地线,可以起到屏蔽作用。设计信号传输线时要避免急拐弯,以防传输线特性阻抗的突变而产生反射和振铃,要尽量设计成具有一定尺寸的均匀的圆弧线。
 
(2)印制板上若装有大电流器件,如继电器、指示灯、喇叭等,它们的地线最好单独走线,以减少地线上的噪声,这些大电流器件的地线应连到插件板或背板上的独立的地总线上去。如果板上有小信号放大器,则放大前的弱信号线要远离强信号线,而且走线要尽可能短,如有可能还要用地线对其进行屏蔽。时钟电路和高频电路是主要的干扰源和辐射源,要单独安排并远离敏感电路。
 
(3)电源平面应靠近接地平面,并且安排在接地平面之下。这样可以利用两金属平板间的电容作电源的平滑电容,同时接地平面还对电源平面上分布的辐射电流起到屏蔽作用。
 
(4)把数字电路和模拟电路分开,有条件时将数字电路和模拟电路安排在不同层内。如果一定要安排在同一层,可采用开沟、加接地线条、分隔等方法补救,保证模拟和数字电路的相对独立性。低速、中
速、高速逻辑电路应分区布设。
 
(5)要特别注意电流流过电路中的导线环路尺寸,因为这些回路就相当于正在工作中的小天线,随时随地向空间进行辐射。特别是要注意时钟部分的走线,因为这部分是整个电路中工作频率最高的,晶振要尽量靠近集成电路(IC),且布线要较粗,晶振外壳要接地。
 
3.2  接地设计电磁干扰的产生及PCB设计中的抑制方案
 
印制板接地方案是印制板EMC设计的另一个基本的重要问题。RF电流从负载返回电流源途中必须流经一个零电位参考结构,一般为地线或接地层,这种返回电流途经的电位恒定的平面路径通常称为参考平面。参考平面的布置有利于多层PCB的磁通消除,但被分割的平面由于形成电流环路,不能做为优化的返回平面去除RF电流。为了利用参考平面实现磁通消除的目的,必须使较大的频谱能量流经的网络紧邻实际RF返回平面,最好是零电位层。接地层最好在电源层之上,因为各种逻辑器件的上拉/下拉电流比例可能很不对称。其信号磁通相位的移动、较大的线感抗、较差的阻抗控制和噪声不稳定性等使这些开关器件可能不能形成优化的磁通消除条件,所以建立接地平面可以充分分流开关电流。
 
建立分布参数的概念,高于一定频率时,任何金属导线都要看成是由电阻、电感构成的器件。所以接地引线具有一定的阻抗并且构成电气回路,不管是采用单点接地还是多点接地,都必须构成低阻抗回路进入真正的大地或机架。
 
接地电流流经接地线时,会产生传输线效应和天线效应。当线条长度为1/4波长时,可以表现出很高的阻抗,接地线实际上是开路的,接地线反而成为向外辐射的天线,最后接地板上充满高频电流和干扰场形成的涡流。因此在接地点之间构成许多回路,这些回路的直径(或接地点间距)应小于最高频率波长的1/20。可将发射干扰较少的电路放置到离地点最远处,将发射干扰较多的电路放置离汇流地点最近的地方,这样可通过限制噪声电路回线阻抗限制公共阻抗的耦合。
 
3.3  电容的设计
 
电容在PCB设计中有多种功能,如减少地线反弹噪声、分流功能区域以及消除电路中共模和差模RF电路等。电容可分为去耦电容、旁路电容和容纳电容三类。去耦电容能有效消除由高频开关部件产生的RF能量,为部件提供局部的低阻抗直流电压源,有利于减少通过PCB传送的电流脉冲峰值。旁路电容能消除高频辐射噪声,该噪声会限制电路带宽产主共模干扰。容纳电容是用来解决开关器件工作时电源电压会产生突降的问题。
 
去耦电容可有效抑制电源分布系统的杂波信号。开关逻辑器件必须使用去耦电容,因为逻辑器件产生的开关能量脉冲会注入电源分布系统中,会通过共模和差模杂波信号的形式传输到其他逻辑电路或子区域中。设计中需计算去耦电容值以抑制所有的主要时钟谐波。电容的自谐振频率应高于所有需要抑制的时钟谐波频率,因为当需抑制的频率超过电容自谐频率时,电容就变成为感性器件从而失去其去耦功能。一些标准电容的自谐频率参见表1。
 
电磁干扰的产生及PCB设计中的抑制方案
表1 电容器的自谐振频率
 
去耦电容的电容量按公式(2)计算。
 
电磁干扰的产生及PCB设计中的抑制方案
 
式中$I为瞬变电流,$V为逻辑器件工作允许的电源电压值的变化,$t为开关时间。

旁路电容可以转移输入/输出(I/O)电缆中的共模电流。
 
旁路电容一般是通过建立与机壳接地的短路将屏蔽电缆中的RF共模电流安全转移的电容(RF电流是交流电流)。旁路电容必须布置在附于PCB板上的I/O互连区。如果电缆没有固定在机壳上,就需要采用旁路电容去除屏蔽电缆中的共模电流,以免这种共模电流辐射到自由空间或干扰机壳接地。应使用最短的器件接脚并应考虑适当的带宽滤波和静电放电(Electrostatic Discharge,ESD)保护功能。
 
在电源引线比较长时,瞬变电流引起较大的压降,就要加容纳电容以便维持器件要求的电压值。
 
3.4  逻辑电路的使用
 
当逻辑门电路输入条件变化、电路发生逆转的瞬间,会在门电路的电源和地之间出现一个非常短暂的低阻抗连接,产生非常短暂的电流峰。电流峰的持续时间与电路的开关时间大体相等。常见电路的开关时间与峰值见表2。
 
电磁干扰的产生及PCB设计中的抑制方案
表2 常见电路的开关时间与峰值
 
注:
 
CMOS——互补型金属-氧化物-半导体集成电路(Comple-mentary Metal-Oxide-Semiconductor);
 
TTL——晶体管逻辑电路(Transistor-Transistor Logic);
 
HCMOS——高密度互补型金属-氧化物-半导体集成电路;
 
LSTTL——低功耗肖特基系列晶体管逻辑电路;
 
STTL——肖特基系列。
 
通常细长的印刷导线的分布电感为15LH/cm,对2cm长的印刷导线因门电路逻辑状态变化在电源线(或地线)中造成的电压变化:
 
电磁干扰的产生及PCB设计中的抑制方案
 
可以看出,高速电路工作时产生的电源线或地线干扰要明显大于低速电路,故从抗干扰和稳定运行的角度看,能不用高速逻辑电路的地方就不要用高速逻辑电路。
 
有两种方法能使高速电路在相对长的线上工作而无严重的波形失真,对晶体管逻辑电路(Tran-sistor-Transistor Logic,TTL)快速下降边沿采用肖特基二极管箝位方法,使过冲量被箝制在比地电位低一个二极管压降的电平上,这就减少了后面的反冲幅度。对异质结构互补型晶体管(Heterostruc-ture-Coupled Transistor,HCT)系列的器件,若采用肖特基二极管箝位和串联电阻端接方法相结合,其改善的效果将会更加明显。当沿信号线有扇出时,在较高的位速率和较快的边沿速率下,上述介绍的TTL整形方法有些不足,因为线中存在着反射波,它们在高位速率下将趋于合成,从而引起信号严重失真和抗干扰能力降低。为了解决反射问题,在ECL系统中通常使用另外一种方法:线阻抗匹配法。线阻抗匹配法是指使用传输线或在线上加匹配电阻,达到能预测连线时延和通过阻抗匹配来控制反射和振荡目的的方法。线路中是否加匹配电阻要视传输线的长度来定,对高速电路,在传输线达到20~25cm时就要考虑加匹配电阻。匹配电阻的实施有2种模式:
 
(1)在一条线的接收端用一个与线特性阻抗相等的电阻端接,则称该传输线为并联端接线。它主要是为了获得最好的电性能、驱动分布负载而采用的。如图2所示。
 
(2)在驱动器和传输线之间串接一个电阻,而线的终端不再接端接电阻,这种端接方法称之为串联端接。较长线上的过冲和振铃可用串联端接技术来控制。串联端接时串联电阻的值与电路(驱动门)输出阻抗之和等于传输线的特性阻抗电磁干扰的产生及PCB设计中的抑制方案,如图3所示。
 
电磁干扰的产生及PCB设计中的抑制方案
图2 并联端接示意图
 
电磁干扰的产生及PCB设计中的抑制方案
图3 串联端接示意图
 
如果线延迟时间比信号上升时间短得多,也可在不用串联或并联端接的情况下使用传输线。并联端接线和串联端接线都各有优点,使用哪一种由系统的要求而定。一般来说,并联端接线的主要优点是系统速度快且信号在线上传输完整无失真。长线上的负载既不会影响驱动长线的驱动门的传输延迟时间,又不会影响它的信号边沿速度,但将使信号的传输延迟时间增大。串联端接方法使电路有驱动几条平行负载线的能力,串联端接线由于容性负载所引起的延迟时间增量约比相应并联端接线的大一倍,而短线则因容性负载使边沿速度放慢以及驱动门延迟时间增大,但是串联端接线的串扰比并联端接线的要小,其主要原因是沿串联端接线传送的信号幅度仅仅是1/2的逻辑摆幅,因而开关电流也只有并联端接的开关电流的一半,信号能量小所以串扰也就小。
 
4  结论
 
PCB的电磁兼容设计的关键在于如何减少辐射能力以及如何提高抗干扰能力,合理的布局与布线是设计射频电路PCB的保证。文中所述方法有利于提高射频电路PCB设计的可靠性,解决好电磁干扰问题,进而达到电磁兼容的目的。
 
参考文献
 
[1]陈穷.电磁兼容性工程设计手册[M].北京:国防工业出版社,1993
 
[2]张松春.电子控制设备抗干扰技术及其应用[M].北京:机械工业出版社,1998
 
[3]韩魁选.微波统一测控系统导论[M].北京:国防工业出版社,1965
 
[4]谭博学.集成电路原理及应用[M].北京:电子工业出版社,2003
 
 
 
 
 
 
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