你的位置:首页 > EMC安规 > 正文

高速DAC相位噪声大?很可能是时钟噪声惹的祸,本文教你消除它~

发布时间:2022-08-12 来源:DigiKey 责任编辑:wenwei

【导读】在所有器件特性中,噪声可能是一个特别具有挑战性、难以掌握的设计课题。本文主要介绍时钟噪声对于高速DAC相位噪声的影响。


DAC相位噪声来源


对于高速DAC来说,相位噪声主要来自以下几个方面:时钟噪声、电源噪声,以及内部噪声与接口噪声。


23.png

图1:DAC相位噪声来源 (图片来源:ADI)


其中最重要的两个来源是时钟噪声与电源噪声。本文将主要介绍时钟噪声对于DAC相位噪声的影响。


时钟相位噪声的产生


DAC时钟是DAC中产生相位噪声的首要原因。时钟决定何时发送下一样本,故相位(或时序)中的任何噪声都会直接影响输出的相位噪声。


24.jpg

图2:时钟与相位噪声的相关性(图片来源:ADI)


如上图所示,时钟对相位噪声的影响,可以视作各相继离散值与一个矩形函数相乘,其时序由时钟定义。


1659094831130834.jpg

图 3 相位噪声卷积(图片来源于ADI)


如上图所示,在频域中,乘法转换为卷积运算。结果,期望的频谱被时钟相位噪声所破坏。


信号频率与相位噪声


信号频率与时钟频率之比,相对于载波的噪声放大或缩小,信号频率每降低一半,噪声改进6 dB。为了证明这一点,下图是不同频率(5GHz、1GHz、500MHz)下,混入一个带有轻度100kHz相位偏移的调制时钟信号(精密受控),来模拟相位噪声,来看看信号频率与相位噪声的关系。


26.jpg

图4:带100kHz相位调制的时钟输出相位噪声 (图片来源:ADI)


我们可以看到,从5GHz时钟到500MHz DAC输出观测20dB降幅,从500MHz输出到1GHz输出观测到6dB增幅。


降低DAC相位噪声


选择一个性能良好的晶振,对于处理相位噪声可以达到事半功倍的效果。


在Digi-Key中文技术论坛中,汇集了广大电子圈工程师日常所需的技术资源库,里面也有不少与晶振选型和降低DAC相位噪声相关的帖子,详情可以访问——电子元器件选型基础-晶振。


晶振可以分为有源晶振和无源晶振两种,下表对两种晶振进行了比较:


1659094797608727.png

1659094785469483.png


对于不同类型晶振特点和典型应用的比较,下表中做了详细地分析:


1659094765430307.png


想了解如何通过Digi-Key网站,快速进行低相位噪声晶振的选型,可以参考下面这篇文章——如何选择低相位噪声晶振?


本文小结


综上所述,了解噪声发生的原因,我们才能对症下药。时钟噪声对于DAC相位噪声的影响很大,因此选择一个高精度的晶振可能是最简单可行的方案。


来源:DigiKey,作者:Alan Yang  



免责声明:本文为转载文章,转载此文目的在于传递更多信息,版权归原作者所有。本文所用视频、图片、文字如涉及作品版权问题,请联系小编进行处理。


推荐阅读:


小巧的100W USB PD快充和适配器方案提供超92%的高能效和高可靠性

高中频采样使宽带软件定义无线电触手可及

大电流传感器的精确标定

如何克服升压转换器本身的限制?

使用旋转变压器的电机控制设计

特别推荐
技术文章更多>>
技术白皮书下载更多>>
热门搜索

关闭

关闭