1. 功耗分析

整个FPGA设计的总功耗由三部分功耗组成：1. 芯片静态功耗；2. 设计静态功耗；3. 设计动态功耗。

芯片静态功耗：FPGA在上电后还未配置时，主要由晶体管的泄露电流所消耗的功耗

设计静态功耗：当FPGA配置完成后，当设计还未启动时，需要维持I/O的静态电流，时钟管理和其它部分电路的静态功耗

设计动态功耗：FPGA内设计正常启动后，设计的功耗；这部分功耗的多少主要取决于芯片所用电平，以及FPGA内部逻辑和布线资源的占用

显而易见，前两部分的功耗取决于FPGA芯片及硬件设计本身，很难有较大的改善。可以优化是第3部分功耗：设计动态功耗，而且这部分功耗占总功耗的90%左右，因此所以降低设计动态功耗是降低整个系统功耗的关键因素。上面也提到过功耗较大会使FPGA发热量升高，那有没有一个定量的分析呢？答案当然是有，如下式：

Tjmax > θJA * PD + TA

其中Tjmax表示FPGA芯片的最高结温（maximum junction temperature）；θJA表示FPGA与周围大气环境的结区热阻抗（Junction to ambient thermal resistance），单位是°C/W；PD表示FPGA总功耗（power dissipation），单位是W；TA表示周围环境温度。

以XC7K410T-2FFG900I系列芯片为例，θJA = 8.2°C/W，在TA = 55°C的环境中，想要结温Tjmax不超过100°C的情况下，可以推算FPGA的总功耗：PD <（Tjmax – TA）/θJA=（100 - 55）/8.2=5.488W，之前估算的20W与之相差太远，因此优化是必不可少的：

1） 降低θJA：热阻抗取决于芯片与环境的热传导效率，可通过加散热片或者风扇减小热阻抗

2） 减小PD：通过优化FPGA设计，降低总功耗，这也是本文重点讲解的部分。

2. 低功耗设计

关于FPGA低功耗设计，可从两方面着手：1） 算法优化；2） FPGA资源使用效率优化。

1） 算法优化

算法优化可分为两个层次说明：实现结构和实现方法

首先肯定需要设计一种最优化的算法实现结构，设计一种最优化的结构，使资源占用达到最少，当然功耗也能降到最低，但是还需要保证性能，是FPGA设计在面积和速度上都能兼顾。比如在选择采用流水线结构还是状态机结构时，流水线结构同一时间所有的状态都在持续工作，而状态机结构只有一个状态是使能的，显而易见流水线结构的功耗更多，但其数据吞吐率和系统性能更优，因此需要合理选其一，使系统能在面积和速度之间得到平衡；

另一个层面是具体的实现方法，设计中所有吸收功耗的信号当中，时钟是罪魁祸首。虽然时钟可能运行在 100 MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为 12%～15%）。此外，时钟的扇出一般也比较高。这两个因素显示，为了降低功耗，应当认真研究时钟。 首先，如果设计的某个部分可以处于非活动状态，则可以考虑禁止时钟树翻转，而不是使用时钟使能。时钟使能将阻止寄存器不必要的翻转，但时钟树仍然会翻转，消耗功率。其次，隔离时钟以使用最少数量的信号区。不使用的时钟树信号区不会翻转，从而减轻该时钟网络的负载。

2） 资源使用效率优化

资源使用效率优化是介绍一些在使用FPGA内部的一些资源如BRAM，DSP48E1时，可以优化功耗的方法。FPGA动态功耗主要体现为存储器、内部逻辑、时钟、I/O消耗的功耗。

相关阅读：

FPGA有门道？一款软件无线电平台的设计
利用CPLD数字逻辑和FPGA实现ADC
基于FPGA的航空电子系统的设计